一、快以太网物理层的测试（论文文献综述）
陈航[1]（2021）在《基于千兆以太网的高速数据记录器设计与实现》文中指出在飞机、导弹、火箭等武器装备的研制过程中,通常需要数据记录器对试验过程中的关键数据进行接收和存储,进而对武器装备在试验中的工作状态和性能进行分析,为后期性能优化提供可靠数据支撑。随着总线通信技术和存储技术的不断进步,对某些高速数据的测试成为数据记录器重要的研究方向。根据技术指标要求,设计了高速数据记录器、综合测试台、备用读数装置,高速数据记录器可接收400Mbps的千兆以太网数据和最快10Mbps的PCM数据,并将收到的两种数据打包和存储,同时可配置IP地址、端口号、PCM数据接收码率。根据模块化设计思想,把记录器分成几个主要技术模块具体实现。详细分析了以太网物理层,使用国产PHY芯片设计了千兆以太网接口电路;说明了RS-422/485接口电路设计、接收PCM数据逻辑和配置监测逻辑;阐述了DDR3高速缓存模块硬件设计和读写控制逻辑,介绍了混合数据编帧逻辑、USB接口电路和通信实现逻辑;简要说明了数据存储模块和电源模块设计。分析了以太网通信协议,重点对千兆以太网通信逻辑进行设计,阐述了以太网可靠通信实现机制,研究了以太网通信逻辑优化策略。搭建了测试系统,对高速数据记录器记录功能和读数功能进行验证,测试结果表明记录器可以有效接收并存储400Mbps的千兆以太网数据和最快10Mbps的PCM数据,可以返回记录器实际工作状态,读数过程未出现数据丢失情况,证明基于千兆以太网的高速数据记录器满足设计指标,可以真实记录和回读飞行试验数据。
韩一德[2]（2021）在《基于IEEE1588协议的高精度时钟同步系统研究与实现》文中研究表明随着以太网技术的进步与普遍应用,网络时钟同步技术已经深入应用到众多领域中。然而通用以太网仍存在延时时间长以及同步精度不高的问题,无法应用于更高精度要求的控制测量等场合中。目前IEEE1588精确时间同步协议在以太网技术的应用基础上能够达到更高的同步精度,更加满足相关应用需求,因此受到越来越多的研究与关注。本文首先介绍了目前常用的几种时钟同步技术,对比各自优缺点,得出IEEE1588同步协议精度更高且应用场景更广泛,并在此基础上重点对IEEE1588同步协议的实现原理进行了描述,给出了系统的网络拓扑结构以及网络中各个时钟自身状态的更新流程。其次,以IEEE1588协议为基础,设计了系统相关的软硬件方案。硬件方面,使用内核包含并支持IEEE1588协议的STM32F407处理器,用于实现相关协议栈及IEEE1588应用层功能,采用集成并支持IEEE1588协议的DP83640PHY芯片,用于实现靠近物理层标记时间戳,从而进一步提高同步精度,设计相关硬件外围电路,实现硬件相关功能。软件方面,考虑通信需要以及硬件资源有限,移植Lwip协议栈代替TCP/IP协议栈,完成IEEE1588v2报文传输,同时为应用层与MAC层提供报文接口,在STM32F407处理器移植IEEE1588协议,用于运行最佳主时钟算法,IEEE1588报文状态机以及报文数据处理等功能,控制DP83640芯片标记时间戳,从而实现软硬件可靠通信。最后,设计搭建系统的功能及测试平台,配置外部卫星时钟输出1PPS标准秒脉冲信号为主时钟提供时钟源,分别设计主从时钟之间以网线直连和交换机相连的两种不同连接方式,研究接入外部网络节点对同步精度的影响,同时调整报文发送间隔,研究不同报文间隔条件下对同步结果的影响。本文设计的时钟同步系统在网线直连,报文发送间隔1秒的条件下,同步精度优于100ns,测试结果表明,该系统可实现高精度时钟同步。
张希明[3]（2021）在《面向新型域控架构的网关控制器硬件设计及其功能评测系统开发》文中进行了进一步梳理汽车正从机械设备转变成车轮上的迷你数据中心,高级驾驶辅助系统（ADAS）、车载诊断系统（OBD）、车载信息娱乐系统（IVI）的大量应用、自主驾驶、无人驾驶技术的发展促进了汽车联网、宽带化的趋势。汽车行业正在经历着其前所未有的深刻变革,新型的汽车总线——车载以太网应用而生。车载以太网的演进过程分为子系统级别、架构级别以及“域”级别三个阶段,终级“域”级别阶段使用车载以太网做为汽车网络骨干,车辆划分为动力域、车身域、辅助驾驶域、信息娱乐域等若干域,车载网关充当车辆网络域之间的路由器和中央计算单元,解决各“域”之间大量的通信需求。当前车辆电子电气架构大多采用分布式架构,车载以太网的演进过程目前仍处于初级阶段,很多问题亟待解决。本文基于NXP车规级多核处理器MPC5748G设计了面向新型域控架构的车载网关控制器,解决了新型域控架构的车辆内部大量数据交换问题。在此基础上开发了网关控制器功能评测系统,通过实验测试进一步验证所设计网关控制器符合IEEE标准规范要求。本文的主要工作如下:（1）对比分析了传统汽车总线CAN、LIN、Flex Ray、MOST、CAN FD以及新型车载以太网总线协议以及发展现状和趋势,分析了新型“域”级别汽车网络架构,给出了面向新型域控架构的网关控制器整体设计方案。（2）基于NXP车规级多核处理器MPC5748G设计了面向新型域控架构的车载网关控制器,实现了4路车载以太网接口、1路常规以太网接口、8路CAN/CAN FD通信接口以及2路LIN通信接口,解决了新型域控架构的车辆内部大量数据交换问题。（3）基于IEEE Std 802.3TM-2015车载以太网100Base T1标准给出了车载以太网100Base-T1一致性测试方案,开发了网关控制器功能评测系统,对网关控制器接口物理层信号的幅度、定时特性、链路连接稳定性、信道品质、传输损耗、辐射等进行全面的一致性测试,以保证产品互联互通性能、网络通信质量。（4）使用搭建的网关控制器功能评测系统对本文所设计的面向新型域控架构的网关控制器进行了实验测试分析,测试结果表明本文所设计的网关控制器通信接口物理层一致性满足IEEE车载以太网标准、ISO11898/ISO16845 CAN/CAN FD国际标准以及整车厂CAN/LIN一致性测试规范要求。
朱佳[4]（2021）在《千兆以太网的SerDes接口电路设计》文中提出随着网络通信技术和集成电路制造工艺水平的不断提高,系统间的信息交换变大。传统的并行传输接口技术传输数据时,具有抗干扰能力弱、时钟偏斜大和传输距离短等缺点,导致传输接口成为限制数据传输速率的瓶颈。为了满足日益增长带宽的需求,高速串行接口SerDes逐渐取代传统的并行接口,成为了高速接口的主流技术。SerDes通常采用差分的传输方式,差分传输方式具有抗干扰能力强和传输距离远的优点。SerDes作为主流串行传输技术,在高速串行通信领域的物理层得到广泛应用。本文设计的SerDes接口电路用于一款千兆以太网物理层网卡芯片中,在GMII到1000BASE-X模式下完成数据的发送和接收。通过对SerDes系统结构的研究,基于0.13μm CMOS工艺对SerDes电路进行设计。首先,本文对SerDes发送端整体架构进行研究,对整个发送端关键模块进行设计与仿真,如8B/10B编码模块、并串转换模块等。为了解决数据在光纤通道传输过程中基线漂移和码流不平衡的问题,物理编码层采用了8B/10B编码。通过对8B/10B编码规则和内在相关性的研究与分析,结合查表法和逻辑表达式法设计了8B/10B编码电路,该编码电路简化了8B/10B码表并提高了编码速度。采用多相位时钟型和树型的混合结构设计了并串转换电路,实现了10b并行数据的并串转换。通过仿真工具对设计的编码电路和并串转换电路进行仿真,仿真结果表明所设计的电路功能正常。其次,本文对SerDes接收端整体架构进行研究,对整个接收端关键模块进行设计与仿真,如时钟数据恢复模块、串并转换模块和8B/10B解码模块等。基于传统双环路CDR结构,设计了一种基于相位插值器1/4速率的时钟数据恢复电路,与传统的结构相比,恢复出的时钟和数据抖动低,电路的响应速度快。CDR电路恢复出的时钟和数据的抖动的峰峰值分别为0.013UI和0.016UI。基于1/4速率鉴相的工作原理,利用串并转换电路对恢复出的4路数据信号进行串并转换处理,完成高速串行数据到并行数据的转换。将并行的10b数据通过8B/10B解码器进行解码,本文通过引入中间变量优化解码电路和极性错误检测电路,采用组合逻辑法设计了一种带有查错功能的8B/10B解码电路。相较于经典的IBM解码器,8B/10B解码器的设计减少了逻辑层数、提高解码速度以及降低芯片面积。并利用仿真工具对设计的时钟数据恢复电路、串并转换电路和8B/10B解码电路进行仿真验证,仿真结果表明所设计的电路功能正常。最后,在SerDes电路设计完成后,完成SerDes的版图设计并对流片后的芯片进行板级测试。SerDes版图面积为654×477μm2,通过测试平台对芯片进行板级测试,测试结果表明,集成在千兆以太网物理层网卡芯片中SerDes电路的数据收发功能正常,数据传输速率达到1.25 Gbps,全双工模式下,总功耗为97.5 m W。利用示波器测试出发送端和接收端数据的眼图,发送端和接收端数据总抖动TJ分别为142.6 ps和225.7 ps。
张旭[5]（2021）在《基于时间敏感网络的列车以太网通信技术研究》文中研究说明列车网络控制系统是列车“神经系统”和“智能”的基础,大量车载智能设备的使用及高铁列车智能化水平的逐渐提高,使得列车通信网络需要传输的数据类型和数据量不断增多,现有的WTB/MVB列车通信网络越来越难以满足日益增长的高速率以及高带宽需求。以太网由于具有带宽高、成本低、速率快、兼容性好等优点逐渐成为列车通信网络的发展趋势,但由于以太网自身存在可靠性、实时性方面的不足,因此需要对以太网协议进行改进以提升其性能。本论文通过探索时间敏感网络（Time Sensitive Networking,TSN）协议簇,来确保网络数据传输的时延,改善列车以太网的实时性和确定性。文中首先介绍了时间敏感网络的基本原理与主要协议,然后基于对列车以太网的基本架构和列车实时数据协议（TRDP）的深度理解,尝试在数据链路层引入时间敏感网络协议簇中时间同步协议和门控调度协议,与现有的列车实时数据协议进行融合处理,为已有的TRDP协议建立统一的时间敏感机制,形成了新的列车以太网通信协议栈;论文介绍了以ARM+FPGA架构的PSo C芯片为主控单元,存储器（DDR3、TF卡等）驱动、三速以太网及其驱动电路等硬件设计方案;并以时间敏感网络的可编程逻辑IP核为基础,与原有的TRDP代码相结合,实现时间敏感网络相关的功能。论文实现了能够在PSo C上运行的Linux最小系统并完成软件代码移植工作;设计了实验方案,对自主构建的软硬件实验平台的时间同步效果和TRDP协议中过程数据传输的门控效果进行了测试。测试数据结果显示,硬件板卡能够在网络中以亚微秒级别实现时间同步,并且将过程数据在大数据流量背景下的传输时延控制在数据周期的±0.8%以内,表明本软硬件方案应用于列车通信网络具有可行性与有效性。
展永政[6]（2021）在《面向100G/400GbE的有线传输链路关键技术研究与实现》文中提出随着大数据中心、8K/4K高清视频、AR/VR、物联网（Io T）以及5G云服务等新型互联网业务的快速发展,对网络通信数据带宽的需求越来越高,直接推动着以太网传输速率从40Gb/s、100Gb/s到400Gb/s、甚至1Tb/s的演变。2010年100G以太网标准IEEE802.3ba正式颁布,2017年12月,400G以太网标准IEEE802.3bs也获得通过,标志着以太网向更高速度迈进。然而,在传输速率不断提升的同时,有线传输链路中信号完整性也面临越来越大的挑战,对链路建模、均衡、纠错和交织及关键芯片的设计与实现提出更高的要求。本文通过建模仿真、理论推导及电路设计与实现,深入研究400G以太网有线传输链路中的关键技术,促进高速通信系统、通信芯片及相关领域的研究、开发和应用。本文简要介绍了100G和400G以太网（400GbE）的标准IEEE802.3bj和IEEE802.3bs,从物理层体系结构入手,重点介绍了物理编码子层和物理介质连接子层的主要功能和工作原理。针对400GbE的PAM4有线传输链路,本文构建了基于输入输出缓冲区信息规范（IBIS）模型和算法模块接口（AMI）扩展模型的链路仿真平台,其中考虑了器件封装、抖动和串扰等非理想损耗因素;在此基础上,通过对误码率（BER）性能的仿真,分析了PAM4串行链路的信号完整性问题,同时仔细评估了前向纠错（FEC）对链路性能的提升作用,表明10-15误码率下FEC最大可提供7.25d B的编码增益,为后续章节的研究提供理论和设计依据。针对NRZ/PAM4等高速有线传输链路中判决反馈均衡器（DFE）的错误传播现象,本文在分析DFE错误传播的原理基础上,建立了以突发错误长度为函数的突发错误累计概率分布模型,推导了不同均衡配置下错误传播的概率分布公式,以分析和评估DFE错误传播对链路性能的影响。并基于此模型,结合实际信道对不同长度突发错误对BER的影响进行了仿真研究,结果表明理论分析与仿真结果吻合。为进一步增强400GbE有线传输链路中FEC的纠错能力,本文对适用于高速链路的多种FEC交织方案进行了分析研究,并从FEC符号错误概率、BER性能及硬件复杂度等性能折中的角度出发,提出了一种有效的预交织比特复接方案,此方案提供的交织增益约为0.32d B@BER=10-7,为400GbE物理接口（PHY）的设计提供了理论指导。本文基于0.18μm CMOS工艺设计了高性能带有模拟自适应电路的DFE,以自动适应传输信道的变化。为了实现高速和低功耗,DFE的主体电路采用半速率结构,而最小均方（LMS）算法采用模拟方法实现。通过对由乘法器和积分器构成的模拟LMS电路的参数及版图优化,实现了自适应电路在收敛特性、稳定性和误差方面的良好折中。测试结果表明,当自适应开启时DFE能够对4 GHz奈奎斯特频率时损耗为12 d B的信道进行有效补偿,垂直张开度和水平张开度分别达到275.5 m V和72 ps,均衡效果明显优于自适应关闭时。针对400GbE,本文设计实现了其物理接口PHY中带PRBS的交织电路以及高速低抖动的电荷泵锁相环（CPPLL）电路。为了提高PRBS生成器的工作速度,本文采用特征多项式并行化和逻辑展开方法,设计实现了40路并行的PRBS生成器,而32×40的行列交织器利用移位寄存器实现。本文CPPLL中的鉴频鉴相器（PFD）采用动态+与门结构,在消除鉴相死区的同时尽可能地减小盲区范围,提高了工作速度和线性输入范围。电荷泵不仅采用级联结构和增益提升技术提高输出电阻,而且采用对称的信号传输路径,减小了电流失配。压控振荡器（VCO）采用顶部电流偏置的互补交叉耦合LC谐振网络,在保证良好噪声性能的同时实现了较大的调谐范围。另外,低速二分频器采用带有上拉PMOS管的动态锁存器结构,以降低功耗和面积,高速二分频器采用SCFL锁存器结构以满足自谐振频率高的要求。测试结果表明,带并行PRBS的交织电路的时钟工作频率能够达到1.3GHz,信号速率高于40Gb/s。CPPLL的锁频范围为10.6～12.5GHz,峰峰抖动和RMS抖动分别为6.6ps和886.2fs,电源电压1.2V下功耗为55.2m W。最后,本文基于65nm LP工艺设计了25Gb/s 16:1复接器,其中高速复接单元采用电流模（CML）逻辑,低速复接单元采用功耗较小的CMOS逻辑,还采用多相时钟机制省去了多余的触发器,达到了速度和功耗的良好折中。CMOS-CML逻辑转换电路采用传输门和交叉耦合CMOS反相器,使得波形更加对称,抑制了共模噪声。仿真结果表明,复接器的输出信号的水平张开度达到0.91UI,且功耗为32.7m V。本文针对高速有线传输及相关收发芯片的研究,对高速以太网的应用具有重要的理论和实际意义,所取得的研究成果,在一定程度上填补了我国串行链路信号完整性研究的空白,有力地促进了我国高速有线通信及集成电路设计的发展。
劳凯垚[7]（2021）在《面向同步实时控制的可定义以太网系统设计》文中提出随着生产力水平的提升,工业以太网的应用越来越广泛,与此同时传统以太网的通信延迟高、可靠性低及容易拥塞丢包等问题也日益突出。本文设计并实现了一种面向同步实时控制的以太网系统,旨在提供一种以太网的改进思路。该以太网系统参考了时间敏感网络中的同步思想以及软件定义网络中的流表转发思想,主要采用了基于IEEE 1588标准的PTP网络时间同步协议以及支持Open Flow协议的Open vSwitch虚拟交换技术,并通过SDN控制器和本地时间触发的形式分别添加动态与静态流表以提升网络性能。本文主要工作包括以下四部分:1)对PTP精确时间同步协议进行分析与建模,根据同步模型对滤波器进行了优化,并将PTP移植到嵌入式系统,点对点的同步精度可达10ns以内;2)基于Xilinx ZYNQ FPGA设计了端节点板卡与上位机,并在逻辑端实现了计时校正模块,为PTP线程提供所需要的计时校正功能以及额外的时间触发功能;3)基于Xilinx ZYNQ FPGA设计了交换节点板卡,并通过定制的Linux系统,实现了PTPd2、Open vSwitch、Open Flow等功能,使交换节点支持时间同步与流表转发。4)对网络时间同步性能、流表控制功能以及通信延迟进行测试,结果显示验证系统单点同步精度约为30ns,SDN控制下的交换机能够降低约77%的链路延迟,而基于时间触发的静态流表在单交换机下能进一步降低约27%的链路延迟。
崔玉龙,吴学超,刘汉[8]（2020）在《基于触发分离波形的百兆以太网物理层测试方法》文中指出为解决目前工业应用领域的百兆以太网物理层测试方法缺乏针对性、不够简易和高效的问题,提出了一种新的测试方法,其关键在于一种将3电平眼图分解成两个两电平眼图的方法和一种用两个眼图的物理层测试的技术指标去等效评价百兆以太网物理层质量的方法;该方法从物理层采集随机的电信号将其绘制成3电平眼图,再将难以测量评价的3电平眼图分解成两个两电平眼图,使得能通过更简单的方法测量眼图的眼高、眼宽、上升时间、下降时间和抖动;在得到眼图的眼高、眼宽、上升时间、下降时间和抖动五项指标的值后,基于工业生产环境及需求分别对五项指标单独设置判断阈值并进行评分,基于五个指标评价的结果,最终对物理层进行总体评价,具有针对性且简易高效。
李跃[9]（2020）在《基于传递函数法的航空航天相机像质测试系统研发》文中指出作为航空航天领域获取信息的重要设备,安装于不同类型飞行器上的航空航天相机,其成像质量的优劣将对目标物的观测效果和观测精度有着直接影响,因此在相机出厂前需要对相机的图像质量进行测试评价。本文针对现有航空航天相机像质检测效率低、人员误差大的问题,在对传统的像质测试方法充分了解的基础上,给出了一种基于传递函数的计算方法实现对航空航天相机像质进行评价;同时为了满足测试系统实时传输图像的要求,进行了基于千兆以太网协议的图像数据实时传输接口设计。本测试系统研发中,涉及的主要内容有:利用FPGA硬件平台实现千兆以太网协议,将相机图像数据高速传输至计算机端;编写了面向UDP的Socket套接字进行图像采集,将图像RAW格式转换为BMP位图文件进行图像显示,利用边缘检测与霍夫变换相结合的方法完成图像位姿校正等相关功能的算法程序;在调制传递函数（MTF）值计算中,采用了对比度的测量方式实现MTF的数值计算;在实验室的环境下搭建了相机性能测试系统平台,采用不同型号的相机对系统中矩形靶标进行拍摄,获取条纹图像计算MTF值,并与人工MTF测试结果进行对比分析;对系统测试结果精确度产生影响的因素进行了分析并给出了相应解决措施。实验测试结果表明,本测试系统能够更加准确地获取MTF值,大大提高了测试效率,实现了对航空航天相机成像质量的性能测试要求。
熊光阳[10]（2020）在《基于FPGA的高速图像传输系统设计》文中研究说明随着电子技术与计算机科学的不断发展,尤其是近年来人们在智能机器人、自动驾驶、导航与制导等领域技术的不断突破,使得图像的获取正发挥着越来越大的作用,在这一背景下、研究对图像的实时采集与高速传输就具有非常迫切的需求。利用FPGA能够进行并行处理数据的特点,本文设计一种基于FPGA的高速图像传输系统设计的方案。本文所做的工作主要有:（1）制定基于FPGA的高速图像传输系统设计方案。通过对现有的方案进行分析,确定以Xilinx公司的Artix-7系列FPGA芯片作为系统的主控制器,采集CMOS图像传感器OV5640的图像作为系统的数据来源,以DDR3 SDRAM作为图像存储器,利用HDMI接口作为图像实时显示的协议,数据传输协议使用千兆以太网,图像接收端同样以FPGA作为主控器。（2）完成图像传输系统从整体到各功能子模块的逻辑设计。主要有图像采集模块的逻辑设计,包括图像传感器的初始化配置和初始化成功后的图像采集;有图像缓存模块的逻辑设计,包括使用异步FIFO缓存和控制外部存储芯片DDR3 SDRAM缓存;有HDMI显示控制模块的逻辑设计;针对本系统点对点图像传输的特点,重点完成了一套简化的千兆以太网UDP/IP协议栈;以及完成了接收端提取图像的模块设计。（3）对设计的系统进行了测试与验证,结果表明所设计的系统可以正常工作,包括图像采集、缓存、显示、传输、接收等都能够达到设计预期并且具有较高的可靠性。在整体测试中观测到,将OV5640配置成1280x720分辨率、帧率15fps时,实时传输速率可以稳定的达到211 Mbps以上并且没有数据丢失现象。对千兆以太网数据传输模块的独立实验中,采取发送模拟数据包的方式对其进行测试,结果显示最高速率可以达到980 Mbps。说明本系统完全能够满足高速图像传输的需求。（4）对本文的设计工作进行了总结和展望,以期能够得到更广泛的应用。
二、快以太网物理层的测试（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、快以太网物理层的测试（论文提纲范文）
（1）基于千兆以太网的高速数据记录器设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 课题的研究背景和意义 |
| 1.1.1 课题研究背景 |
| 1.1.2 课题研究意义 |
| 1.2 国内外发展现状 |
| 1.2.1 数据采集记录器发展现状 |
| 1.2.2 以太网发展现状 |
| 1.3 主要工作和内容安排 |
| 2 总体方案设计 |
| 2.1 系统需求分析 |
| 2.2 设计原则 |
| 2.3 系统方案设计 |
| 2.3.1 数据记录器 |
| 2.3.2 综合测试台 |
| 2.3.3 备用读数装置 |
| 2.3.4 系统模块化设计分析 |
| 2.4 本章小结 |
| 3 系统模块化设计 |
| 3.1 千兆以太网物理层设计 |
| 3.1.1 以太网物理层分析 |
| 3.1.2 千兆以太网接口电路设计 |
| 3.2 RS-422/485 模块设计 |
| 3.2.1 RS-422/485 接口电路设计 |
| 3.2.2 PCM数据接口逻辑设计 |
| 3.2.3 配置监测接口逻辑设计 |
| 3.3 DDR3 高速缓存模块设计 |
| 3.3.1 DDR3 电路设计 |
| 3.3.2 DDR3 控制逻辑设计 |
| 3.4 混合编帧模块设计 |
| 3.5 数据存储模块设计 |
| 3.6 USB模块设计 |
| 3.6.1 USB接口电路设计 |
| 3.6.2 USB接口逻辑设计 |
| 3.7 电源模块设计 |
| 3.8 本章小结 |
| 4 以太网通信逻辑实现与优化 |
| 4.1 以太网通信协议基础 |
| 4.1.1 以太网参考模型概述 |
| 4.1.2 IP协议概述 |
| 4.1.3 ARP协议概述 |
| 4.1.4 UDP协议概述 |
| 4.2 以太网通信逻辑实现 |
| 4.2.1 以太网通信逻辑模块化设计 |
| 4.2.2 UDP模块逻辑实现 |
| 4.2.3 ARP模块逻辑实现 |
| 4.2.4 协议选择模块逻辑实现 |
| 4.2.5 GMII_RGMII转换模块逻辑实现 |
| 4.3 以太网通信可靠性设计 |
| 4.3.1 可靠性设计分析 |
| 4.3.2 反馈握手机制 |
| 4.3.3 反馈重传机制 |
| 4.4 以太网通信逻辑优化策略 |
| 4.5 本章小结 |
| 5 功能测试与验证 |
| 5.1 以太网通信测试 |
| 5.1.1 UDP功能测试 |
| 5.1.2 ARP功能测试 |
| 5.1.3 通信可靠性测试 |
| 5.2 基于千兆以太网的高速数据记录器整体测试 |
| 5.2.1 测试系统搭建 |
| 5.2.2 记录功能测试 |
| 5.2.3 读数分析功能测试 |
| 5.3 本章小结 |
| 6 总结和展望 |
| 6.1 所做工作的总结 |
| 6.2 下一步工作建议与展望 |
| 参考文献 |
| 攻读硕士期间发表的论文及所取得的研究成果 |
| 致谢 |
（2）基于IEEE1588协议的高精度时钟同步系统研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 1.绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 NTP网络时间协议同步 |
| 1.2.2 IRIG码同步 |
| 1.2.3 NTP网络时间协议同步 |
| 1.2.4 IEEE1588 精确时间协议同步 |
| 1.3 研究内容及章节安排 |
| 2.IEEE1588 时钟同步基本原理及方法研究 |
| 2.1 IEEE1588 协议原理 |
| 2.2 IEEE1588 协议时钟网络拓扑结构 |
| 2.2.1 IEEE1588 时钟类型 |
| 2.2.2 IEEE1588 协议网络拓扑结构 |
| 2.3 IEEE1588 时钟状态 |
| 2.4 IEEE1588v2 报文类型及格式 |
| 2.4.1 报文类型 |
| 2.4.2 报文头 |
| 2.4.3 报文体 |
| 2.5 报文封装 |
| 2.6 本章小结 |
| 3.时钟同步系统硬件设计 |
| 3.1 IEEE1588 主从时钟硬件系统框架 |
| 3.2 主控平台的选择及外围电路设计 |
| 3.2.1 STM32F407 微处理器简介 |
| 3.2.2 STM32F407 外围电路设计 |
| 3.3 时间同步模块 |
| 3.3.1 DP83640 简介及外围电路 |
| 3.3.2 电源电路 |
| 3.3.3 时钟电路 |
| 3.3.4 RMII接口电路 |
| 3.3.5 以太网物理接口电路 |
| 3.4 本章小结 |
| 4.时钟同步系统软件设计 |
| 4.1 IEEE1588 主从时钟软件系统架构 |
| 4.2 BMC最佳主时钟算法 |
| 4.3 IEEE1588 主程序流程 |
| 4.3.1 主时钟报文处理流程 |
| 4.3.2 从时钟报文处理流程 |
| 4.4 Lwip协议栈接口 |
| 4.5 本地时钟调节 |
| 4.5.1 本地时钟的相位调节 |
| 4.5.2 本地时钟的频率调节 |
| 4.6 物理层时间戳获取 |
| 4.7 本章小结 |
| 5.时钟同步系统测试 |
| 5.1 同步测试方案 |
| 5.2 IEEE1588V2 报文收发功能测试 |
| 5.3 主从时钟直连同步精度测试 |
| 5.3.1 PPS同步触发信号测试 |
| 5.3.2 同步数据分析 |
| 5.4 主从时钟交换机相连测试 |
| 5.4.1 PPS同步触发信号测试 |
| 5.4.2 同步数据分析 |
| 5.5 本章小结 |
| 6. 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 读硕士学位期间发表的论文及所取得的研究成果 |
| 致谢 |
（3）面向新型域控架构的网关控制器硬件设计及其功能评测系统开发（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题研究背景 |
| 1.2 汽车总线网络的发展状况 |
| 1.3 车载网关的研究现状 |
| 1.4 课题的研究目的意义 |
| 1.5 本文的主要内容及论文结构 |
| 第2章 网关控制器需求分析及整体方案设计 |
| 2.1 车载网关协议分析 |
| 2.1.1 CAN/CAN FD总线协议 |
| 2.1.2 LIN总线协议 |
| 2.1.3 车载以太网总线协议 |
| 2.2 新一代域级别车辆网络架构分析 |
| 2.3 面向新型域控架构的网关控制器整体方案设计 |
| 2.4 本章小结 |
| 第3章 面向新型域控架构的网关控制器硬件设计 |
| 3.1 网关核心处理器开发平台 |
| 3.2 CAN/CAN FD通信模块设计 |
| 3.3 LIN通信模块设计 |
| 3.4 车载以太网模块设计 |
| 3.4.1 MPC5748G处理器以太网接口 |
| 3.4.2 车载以太网模块整体方案设计 |
| 3.4.3 车载以太网模块交换机部分设计 |
| 3.4.4 车载以太网模块PHY部分设计 |
| 3.5 本章小结 |
| 第4章 面向新型域控架构的网关控制器功能评测系统设计 |
| 4.1 网关接口一致性测试系统需求分析 |
| 4.2 车载以太网一致性测试系统方案设计 |
| 4.2.1 传输衰落测试 |
| 4.2.2 传输失真测试 |
| 4.2.3 传输时间抖动测试 |
| 4.2.4 时钟频率测试 |
| 4.2.5 功率谱密度、峰值差分输出测试 |
| 4.2.6 MDI回波损耗测试 |
| 4.2.7 MDI模式转换损耗测试 |
| 4.3 测试系统硬件设计 |
| 4.4 测试系统软件开发 |
| 4.5 本章小结 |
| 第5章 面向新型域控架构的网关控制器实验测试分析 |
| 5.1 网关接口一致性测试规范分析 |
| 5.2 车载以太网接口物理层一致性测试 |
| 5.2.1 车载以太网接口传输衰落测试 |
| 5.2.2 车载以太网接口传输失真测试 |
| 5.2.3 车载以太网接口传输时间抖动测试 |
| 5.2.4 车载以太网接口时钟频率 |
| 5.2.5 车载以太网接口功率谱密度及峰值差分输出测试 |
| 5.2.6 车载以太网接口MDI回波损耗测试 |
| 5.3 CAN/LIN总线接口物理层一致性测试 |
| 5.4 本章小结 |
| 第6章 结论 |
| 6.1 全文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 作者简介及科研成果 |
| 致谢 |
（4）千兆以太网的SerDes接口电路设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.2.1 国内研究现状 |
| 1.2.2 国外研究现状 |
| 1.3 论文的主要内容与组织架构 |
| 第二章 千兆以太网及SerDes系统关键技术概述 |
| 2.1 千兆以太网 |
| 2.1.1 以太网及其帧结构 |
| 2.1.2 1000BASE-X千兆以太网 |
| 2.2 SerDes系统架构 |
| 2.2.1 8B/10B编解码 |
| 2.2.2 串并转换和并串转换电路 |
| 2.2.3 时钟数据恢复电路及其常见结构 |
| 2.3 抖动和眼图 |
| 2.3.1 抖动 |
| 2.3.2 眼图 |
| 2.4 本章小结 |
| 第三章 SerDes发送端电路设计与仿真 |
| 3.1 SerDes发送端电路系统设计 |
| 3.2 8B/10B编码器设计与仿真 |
| 3.2.1 8B/10B编码器结构设计 |
| 3.2.2 5B/6B和3B/4B编码模块设计 |
| 3.2.3 8B/10B编码电路的仿真 |
| 3.3 并串转换电路设计与仿真 |
| 3.3.1 并串转换电路整体结构 |
| 3.3.2 多相位时钟控制模块设计 |
| 3.3.3 多路选择器模块设计 |
| 3.3.4 CML驱动电路模块设计 |
| 3.3.5 并串转换电路的仿真 |
| 3.4 SerDes发送端电路仿真 |
| 3.5 本章小结 |
| 第四章 SerDes接收端电路设计与仿真 |
| 4.1 SerDes接收端电路系统设计 |
| 4.2 时钟数据恢复电路设计与仿真 |
| 4.2.1 采样电路设计 |
| 4.2.2 相位检测电路设计 |
| 4.2.3 相位插值控制电路设计 |
| 4.2.4 相位插值电路设计 |
| 4.2.5 时钟数据恢复电路的仿真 |
| 4.3 串并转换电路设计与仿真 |
| 4.3.1 串并转换电路整体结构 |
| 4.3.2 DEMUX4to20和MUX20to10电路设计 |
| 4.3.3 串并转换电路的仿真 |
| 4.4 8B/10B解码器设计与仿真 |
| 4.4.1 8B/10B解码器结构设计 |
| 4.4.2 6B/5B和4B/3B解码模块设计 |
| 4.4.3 解码检测模块设计 |
| 4.4.4 8B/10B解码器的仿真 |
| 4.5 SerDes接收端电路仿真 |
| 4.6 本章小结 |
| 第五章 版图及测试 |
| 5.1 版图 |
| 5.2 测试 |
| 5.2.1 测试方案与测试平台 |
| 5.2.2 测试结果与分析 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录:作者在攻读硕士学位期间发表的论文 |
（5）基于时间敏感网络的列车以太网通信技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 选题背景及意义 |
| 1.2 列车通信网络的需求分析 |
| 1.2.1 基于以太网的列车通信网络的特点 |
| 1.2.2 业务分类与实时性需求 |
| 1.3 国内外相关领域研究现状 |
| 1.3.1 以太网在列车网络通信中的应用现状 |
| 1.3.2 关于以太网实时性的研究现状 |
| 1.4 主要研究内容与组织结构 |
| 2 TSN协议与TRDP协议的融合 |
| 2.1 TSN协议概述 |
| 2.2 时间敏感网络相关协议标准 |
| 2.2.1 时间敏感网络的帧 |
| 2.2.2 IEEE802.1AS精准时间同步协议 |
| 2.2.3 IEEE802.1Qav协议 |
| 2.2.4 IEEE802.1Qbv协议 |
| 2.2.5 TSN与数据的实时性 |
| 2.3 TRDP与 TSN融合协议栈的架构 |
| 2.3.1 传统的TRDP协议 |
| 2.3.2 TRDP协议与TSN协议的融合 |
| 2.4 本章小结 |
| 3 开发平台的硬件设计与实现 |
| 3.1 系统框架与主控芯片的选型 |
| 3.2 电路设计 |
| 3.2.1 供电电路 |
| 3.2.2 时钟电路 |
| 3.2.3 DDR3 内存接口电路 |
| 3.2.4 以太网接口电路 |
| 3.2.5 TF卡接口电路 |
| 3.3 PCB的信号保真与制版 |
| 3.3.1 信号完整性理论 |
| 3.3.2 PCB层叠选取 |
| 3.3.3 PCB制版 |
| 3.4 本章小结 |
| 4 数字逻辑的原理与软件程序设计 |
| 4.1 开发环境简介 |
| 4.2 构建数字逻辑用到的主要IP核 |
| 4.2.1 AXI总线 |
| 4.2.2 TADMA IP核 |
| 4.2.3 TSN的 MAC |
| 4.3 Linux系统镜像的生成与移植 |
| 4.4 TSN协议与TRDP的融合 |
| 4.4.1 软件总体架构分析 |
| 4.4.2 UDP socket编程 |
| 4.4.3 TRDP程序移植 |
| 4.4.4 时间同步的软件实现 |
| 4.4.5 门控队列的软件实现 |
| 4.4.6 多线程调度 |
| 4.5 软件程序总流程 |
| 4.6 本章小结 |
| 5 试验验证 |
| 5.1 时间同步的测试 |
| 5.2 过程数据传输性能测试 |
| 5.2.1 网络空载时的周期抖动试验 |
| 5.2.2 网络满载时的周期抖动试验 |
| 5.4 以太网一致性测试 |
| 5.5 试验结论 |
| 6 总结与展望 |
| 缩略语对照表 |
| 参考文献 |
| 作者简历及攻读硕士学位期间取得的科研成果 |
| 学位论文数据集 |
（6）面向100G/400GbE的有线传输链路关键技术研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略词表 |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 国内外研究现状 |
| 1.2.1 链路模型研究 |
| 1.2.2 PCS/PMA研究 |
| 1.3 论文组织结构和创新点 |
| 参考文献 |
| 第2章 100G/400G以太网标准及物理层结构 |
| 2.1 以太网标准发展历程 |
| 2.2 400G以太网标准 |
| 2.2.1 物理层命名规范 |
| 2.2.2 100GbE物理层规范 |
| 2.2.3 400GbE物理层规范 |
| 2.3 以太网物理层体系结构 |
| 2.4 PCS简介 |
| 2.4.1 PCS主要功能 |
| 2.4.2 256B/257B转码 |
| 2.4.3 轮询分发 |
| 2.4.4 RS(544,514) |
| 2.4.5 交织技术 |
| 2.5 PMA |
| 2.5.1 主要功能 |
| 2.5.2 扩展功能 |
| 2.5.2.1 均衡技术 |
| 2.5.2.2 PAM4 信号 |
| 2.6 本章小结 |
| 参考文献 |
| 第3章 基于IBIS-AMI的 PAM4 串行链路研究 |
| 3.1 高速串行链路的IBIS-AMI模型 |
| 3.1.1 PAM4 串行链路结构 |
| 3.1.2 信道特性 |
| 3.1.3 IBIS-AMI简介 |
| 3.1.4 PAM4 IBIS-AMI模型构建 |
| 3.2 PAM4 串行链路仿真及结果分析 |
| 3.2.1 仿真平台及仿真参数 |
| 3.2.2 结果分析 |
| 3.3 本章小结 |
| 参考文献 |
| 第4章 DFE错误传播对PAM4 链路的影响 |
| 4.1 DFE错误传播原理与分析 |
| 4.1.1 错误传播原理 |
| 4.1.2 NRZ和 PAM4 错误传播比较 |
| 4.2 不同长度突发错误概率的研究 |
| 4.2.1 理论推导 |
| 4.2.2 仿真分析 |
| 4.3 错误传播对BER的影响 |
| 4.3.1 错误传播下的BER |
| 4.3.2 FEC对 BER的改善 |
| 4.4 400GbE的FEC交织技术 |
| 4.4.1 RS交织 |
| 4.4.2 不同交织方案的FEC错误符号概率 |
| 4.4.3 几种交织方式的性能仿真 |
| 4.4.4 硬件复杂度分析 |
| 4.5 本章小结 |
| 参考文献 |
| 第5章 高性能DFE设计与实现 |
| 5.1 电路总体结构 |
| 5.2 电路设计 |
| 5.2.1 D触发器 |
| 5.2.2 乘加器 |
| 5.2.3 自适应电路 |
| 5.2.3.1 S-S LMS自适应 |
| 5.2.3.2 模拟LMS自适应 |
| 5.2.4 自适应电路的参数优化 |
| 5.3 仿真与测试 |
| 5.3.1 电路后仿真 |
| 5.3.2 芯片测试 |
| 5.3.3 测试结果 |
| 5.4 本章小结 |
| 参考文献 |
| 第6章 400GbE物理层交织电路设计与实现 |
| 6.1 PHY整体结构 |
| 6.2 交织器前端设计 |
| 6.2.1 总体结构 |
| 6.2.2 PRBS生成器 |
| 6.2.3 功能仿真 |
| 6.2.4 逻辑综合 |
| 6.3 后端设计 |
| 6.3.1 布局布线 |
| 6.3.1.1 电源规划 |
| 6.3.1.2 时钟树综合 |
| 6.3.1.3 布线 |
| 6.3.1.4 静态时序分析 |
| 6.3.2 系统后仿真 |
| 6.4 芯片测试 |
| 6.4.1 芯片版图 |
| 6.4.2 测试结果 |
| 6.5 本章小结 |
| 参考文献 |
| 第7章 应用于400GbE的时钟电路设计及实现 |
| 7.1 时钟电路总体结构 |
| 7.2 设计考虑 |
| 7.3 电路设计 |
| 7.3.1 PFD设计 |
| 7.3.2 CP设计 |
| 7.3.3 VCO设计 |
| 7.3.4 LPF设计 |
| 7.3.5 分频器设计 |
| 7.4 仿真及芯片测试 |
| 7.4.1 电路后仿真 |
| 7.4.2 芯片测试 |
| 7.4.3 测试结果 |
| 7.5 本章小结 |
| 参考文献 |
| 第8章 25Gb/s16:1 复接器设计及仿真 |
| 8.1 总体结构 |
| 8.2 电路设计 |
| 8.2.1 复接单元设计 |
| 8.2.2 锁存器 |
| 8.2.3 选择器 |
| 8.2.4 逻辑转换电路 |
| 8.2.5 时钟缓冲电路 |
| 8.3 电路仿真 |
| 8.4 本章小结 |
| 参考文献 |
| 第9章 总结与展望 |
| 9.1 总结 |
| 9.2 展望 |
| 攻读博士学位期间发表的论文 |
| 致谢 |
（7）面向同步实时控制的可定义以太网系统设计（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容与结构 |
| 第2章 PTP同步协议优化与移植 |
| 2.1 PTP简介 |
| 2.1.1 PTP同步原理 |
| 2.1.2 PTPd介绍 |
| 2.2 PTPd同步偏差计算模型 |
| 2.3 PTPd移植测试 |
| 2.3.1 测试平台介绍 |
| 2.3.2 移植工作内容 |
| 2.3.3 PTPd报文收发流程 |
| 2.3.4 系统时间校正 |
| 2.4 仿真与优化 |
| 2.4.1 仿真测试 |
| 2.4.2 实机优化 |
| 2.5 本章小结 |
| 第3章 端节点设计与实现 |
| 3.1 端节点平台介绍 |
| 3.2 端节点整体框架设计 |
| 3.3 端节点下位机设计 |
| 3.3.1 端节点下位机PL端设计 |
| 3.3.2 端节点下位机PS端设计 |
| 3.3.3 端节点下位机PCB设计 |
| 3.4 端节点上位机设计 |
| 3.5 本章小结 |
| 第4章 交换节点设计与实现 |
| 4.1 交换节点平台介绍 |
| 4.1.1 硬件开发平台介绍 |
| 4.1.2 软件开发平台介绍 |
| 4.2 交换节点整体框架设计 |
| 4.3 交换节点硬件设计 |
| 4.3.1 交换节点PL端设计 |
| 4.3.2 交换节点PCB设计 |
| 4.4 交换节点嵌入式linux系统定制 |
| 4.4.1 Linux系统内核定制 |
| 4.4.2 文件系统定制 |
| 4.4.3 编译与烧录 |
| 4.5 软件开发 |
| 4.5.1 网卡配置 |
| 4.5.2 Open vSwitch |
| 4.5.3 软件工作流程 |
| 4.6 本章小结 |
| 第5章 同步实时控制以太网验证系统 |
| 5.1 系统描述 |
| 5.1.1 消息分类 |
| 5.1.2 同步域划分 |
| 5.1.3 SDN控制策略 |
| 5.2 验证系统搭建 |
| 5.3 时间同步测试 |
| 5.3.1 单交换机同步测试 |
| 5.3.2 多交换机同步测试 |
| 5.4 流表控制测试 |
| 5.4.1 RYU控制器测试 |
| 5.4.2 时间触发静态流表 |
| 5.5 通信延迟测试 |
| 5.5.1 Ping延迟对比 |
| 5.5.2 Iperf延迟对比 |
| 5.5.3 PTP延迟对比 |
| 5.6 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 作者简介 |
（8）基于触发分离波形的百兆以太网物理层测试方法（论文提纲范文）
| 0 引言 |
| 1 百兆以太网物理层相关分析 |
| 2 MLT-3编码的分析难点 |
| 3 测试方法的技术要点 |
| 3.1 通过统计生成眼图 |
| 3.2 分解3电平眼图 |
| 3.3 测试评分方法 |
| 4 测试方法的主要流程 |
| 4.1 计算触发参数部分 |
| 4.2 触发信号到上下两个眼图部分 |
| 4.3 计算综合评分部分 |
| 5 测试方法的仿真实例 |
| 5.1 物理链路完好的测试 |
| 5.2 接头处屏蔽失效链路的测试 |
| 6 结束语 |
（9）基于传递函数法的航空航天相机像质测试系统研发（论文提纲范文）
| 摘要 |
| abstract |
| 1 绪论 |
| 1.1 选题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 相机图像传输研究现状 |
| 1.2.2 相机光学系统性能测试研究现状 |
| 1.3 主要研究内容及结构安排 |
| 1.3.1 主要研究内容 |
| 1.3.2 结构安排 |
| 1.4 本章小结 |
| 2 关键技术理论基础和总体方案设计 |
| 2.1 测试系统传递函数理论分析 |
| 2.1.1 光学传递函数基础理论 |
| 2.1.2 串联系统传递函数 |
| 2.1.3 MTF测试原理 |
| 2.2 MTF测试方法 |
| 2.2.1 狭缝法 |
| 2.2.2 刃边法 |
| 2.2.3 对比度法 |
| 2.3 测试系统高速以太网传输协议 |
| 2.3.1 千兆以太网技术简介 |
| 2.3.2 以太网协议规范介绍 |
| 2.3.3 以太网MAC协议 |
| 2.4 相机性能测试系统方案设计 |
| 2.5 本章小结 |
| 3 相机高速图像数据传输系统设计 |
| 3.1 基于FPGA的千兆以太网传输设计方案 |
| 3.1.1 千兆以太网的整体系统逻辑设计构架 |
| 3.1.2 FPGA芯片的选择 |
| 3.1.3 物理层芯片选择 |
| 3.2 千兆以太网协议逻辑设计 |
| 3.2.1 数据包接收模块 |
| 3.2.2 自定义协议数据包封装模块 |
| 3.2.3 以太网MAC处理摸块 |
| 3.3 相机图像数据传输性能测试 |
| 3.3.1 仿真环境选取 |
| 3.3.2 Modelism仿真实现 |
| 3.4 本章小结 |
| 4 相机MTF测试系统设计 |
| 4.1 MTF测试系统软件设计 |
| 4.1.1 测试软件总体设计框架 |
| 4.1.2 图像采集显示模块 |
| 4.1.3 图像校正处理模块 |
| 4.1.4 MTF值实时计算模块 |
| 4.2 MTF测试系统硬件组成 |
| 4.2.1 系统硬件总体示意图 |
| 4.2.2 系统器材说明 |
| 4.3 本章小结 |
| 5 实验及结果分析 |
| 5.1 测试MTF流程 |
| 5.2 测试及结果分析 |
| 5.3 误差分析 |
| 5.3.1 系统测试环境 |
| 5.3.2 平行光管MTF |
| 5.3.3 图像噪声影响 |
| 5.3.4 CCD传感器的误差 |
| 5.4 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间主要研究成果 |
（10）基于FPGA的高速图像传输系统设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 课题的研究背景与意义 |
| §1.2 国内外研究现状 |
| §1.3 论文的主要内容和结构安排 |
| §1.4 本章小结 |
| 第二章 系统相关技术介绍 |
| §2.1 图像传感器的基本原理与器件选型 |
| §2.1.1 图像传感器的工作原理 |
| §2.1.2 CMOS图像传感器OV5640 |
| §2.2 FPGA的基本原理和器件选型 |
| §2.2.1 FPGA的基本原理 |
| §2.2.2 Xilinx Artix7035 FPGA介绍 |
| §2.3 千兆以太网协议介绍 |
| §2.3.1 千兆以太网 |
| §2.3.2 以太网MAC层简介 |
| §2.3.3 UDP/IP协议系统 |
| §2.4 基于FPGA的系统开发流程及主要开发工具 |
| §2.4.1 FPGA的系统开发流程 |
| §2.4.2 Vivado介绍 |
| §2.5 本章小结 |
| 第三章 系统设计与实现 |
| §3.1 系统顶层框架设计 |
| §3.2 图像采集模块设计 |
| §3.3 图像缓存模块设计 |
| §3.3.1 FIFO缓存模块设计 |
| §3.3.2 DDR3 缓存模块设计 |
| §3.4 HDMI显示控制模块设计 |
| §3.4.1 视频信号产生模块 |
| §3.4.2 HDMI发送端模块 |
| §3.5 千兆以太网数据传输模块设计 |
| §3.5.1 数据链路层模块设计 |
| §3.5.2 RGMII接口实现 |
| §3.5.3 物理层模块设计 |
| §3.6 千兆以太网数据接收模块设计 |
| §3.6.1 数据格式转换模块设计 |
| §3.6.2 跨时钟域处理模块设计 |
| §3.6.3 图像提取模块设计 |
| §3.7 本章小结 |
| 第四章 系统测试与验证 |
| §4.1 功能模块测试与验证 |
| §4.1.1 缓存模块测试与验证 |
| §4.1.2 HDMI显示控制模块测试与验证 |
| §4.1.3 千兆以太网数据传输模块测试与验证 |
| §4.1.4 千兆以太网数据接收模块测试与验证 |
| §4.2 系统整体实现结果 |
| §4.2.1 系统整体测试与验证 |
| §4.2.2 系统整体测试结果分析 |
| §4.2.3 芯片资源消耗及功耗分析 |
| §4.3 本章小结 |
| 第五章 总结与展望 |
| §5.1 总结 |
| §5.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士研究生期间主要研究成果 |
四、快以太网物理层的测试（论文参考文献）
- [1]基于千兆以太网的高速数据记录器设计与实现[D]. 陈航. 中北大学, 2021(09)
- [2]基于IEEE1588协议的高精度时钟同步系统研究与实现[D]. 韩一德. 中北大学, 2021(09)
- [3]面向新型域控架构的网关控制器硬件设计及其功能评测系统开发[D]. 张希明. 吉林大学, 2021(01)
- [4]千兆以太网的SerDes接口电路设计[D]. 朱佳. 江南大学, 2021(01)
- [5]基于时间敏感网络的列车以太网通信技术研究[D]. 张旭. 中国铁道科学研究院, 2021(01)
- [6]面向100G/400GbE的有线传输链路关键技术研究与实现[D]. 展永政. 东南大学, 2021(02)
- [7]面向同步实时控制的可定义以太网系统设计[D]. 劳凯垚. 浙江大学, 2021(08)
- [8]基于触发分离波形的百兆以太网物理层测试方法[J]. 崔玉龙,吴学超,刘汉. 计算机测量与控制, 2020(09)
- [9]基于传递函数法的航空航天相机像质测试系统研发[D]. 李跃. 西安理工大学, 2020(01)
- [10]基于FPGA的高速图像传输系统设计[D]. 熊光阳. 桂林电子科技大学, 2020(02)