一、SOI MOSFET转移特性中的深度饱和现象研究（论文文献综述）
刘人华[1]（2021）在《纳米片环栅场效应晶体管（NS-GAAFET）电热特性及建模研究》文中研究表明随着集成电路产业的飞速发展,在摩尔定律的推动下,纳米片环栅场效应晶体管（NS-GAAFET）以其优异的栅控能力和沟道宽度灵活可调的特征,有望取代FinFET成为未来工艺节点的核心器件。然而,受限于三维堆叠器件结构、锗硅等材料的引入以及薄层材料热导率退化等机制的共同作用,NS-GAAFET器件的散热能力减弱,恶化了器件的自热效应。不仅如此,器件特征尺寸缩减、芯片集成度提高使其功率密度增大,温度进一步升高,从而导致器件电学特性退化、可靠性恶化,进而使得芯片性能下降,寿命缩减。因此,面向未来集成电路产业应用,研究NS-GAAFET器件电热特性对2～5nm工艺节点高性能、高可靠性集成电路设计具有重要的指导意义。本论文针对深纳米工艺节点下的NS-GAAFET器件的电热联合优化设计,从电热耦合计算的实现、电热特性的结构依赖性、器件结构优化、热耦合分离模型及其计算方法、通道热迭代算法、紧凑模型提取以及电路性能分析等方面展开深入研究。主要研究内容及结果如下:第一,搭建5nm工艺节点NS-GAAFET器件结构,实现数值计算与实验数据的校准,研究电热特性的结构依赖性。数值计算结果表明:（1）受到锗硅低热导率的影响,P型器件的自热效应远比N型器件严重,峰值工作温度比N型器件高出44.16 K,造成的开态电流的退化量为N型器件的2倍;（2）沟道宽度、厚度及有效沟道长度的增加、沟道堆叠数量的减小、侧墙材料热导率的增加、外界温度的降低以及漏端一侧局部后道互连区域金属通孔密度的提高都有利于改善器件的热学性能。第二,针对5nm工艺节点NS-GAAFET器件,提出一种新型双层环绕侧墙结构,使用高热导率内层侧墙和高介电常数外层侧墙的组合可实现多通道NS-GAAFET器件的电热折中优化。数值计算结果表明,当内层侧墙为3nm时,对于N型器件,与HfO2单层侧墙器件相比,器件的开关比增加了82.27%,热阻减小了14.29%,对于P型器件,开关比提高了42.67%,热阻降低了45.35%,证明该新型结构能够实现器件的热学性能的优化,并提升器件的开关特性。第三,提出NS-GAAFET器件热耦合分离模型及计算方法和通道热迭代算法。结果表明:（1）基于单层和双层硅沟道提取结构分离出的焦耳热阻和耦合热阻,结合热阻矩阵理论预测的N型和P型器件沟道温度与数值计算的最大误差分别为2.7%和4.1%;（2）沟道层间距的减小、SOI衬底的使用以及沟道堆叠数量的增加,都会加剧器件的热耦合效应;（3）基于通道热迭代算法,N型体硅衬底和SOI衬底器件公式模型的最大计算误差分别为5.46%和5.89%,验证了公式模型的准确性。第四,基于器件电热数值计算结果及BSIM-CMG紧凑模型,建立NS-GAAFET器件电热参数的提取流程,并对基本逻辑单元和SRAM单元电路进行电热分析。计算结果显示:（1）N型和P型器件开态电流的提取误差分别为0.005%和0.006%,峰值工作温度的误差分别为0.002%和0.007%;（2）自热效应使反相器的最大直流增益退化了16.23%,且自热效应导致的传输延迟时间退化量也随着负载电容的增大而不断增加;（3）受到逻辑翻转过程中电容充放电加剧的自热效应的影响,其他逻辑电路的上升时间和下降时间都有所增加,其中,传输门电路的退化尤为明显;（4）受到传输管性能退化的影响,SRAM单元电路的写延迟时间受到自热效应的影响最为显着,退化量为11.3%。本论文工作主要涵盖深纳米工艺代NS-GAAFET器件的电热特性分析、结构优化、热耦合分离模型及其计算、通道热迭代算法和紧凑模型等研究,对NS-GAAFET器件的电热优化、电路电热联合优化设计以及高性能、高可靠性集成电路设计具有重要的产业应用价值。
邓高强[2]（2021）在《绝缘栅控高压低损耗功率器件模型与新结构研究》文中研究指明IGBT（Insulated-Gate Bipolar Transistor）和LDMOSFET（Lateral Double-Diffused Metal-Oxide-Semiconductor Field-Effect Transistor）均为主流的绝缘栅控型功率器件,低损耗、高耐压和高功率密度是二者的主要设计目标。IGBT受益于漂移区中的电导调制效应,具备较低的导通损耗和较大的电流能力,在中高压功率应用领域备受青睐。实现低损耗IGBT的两个主要途径:一是改善导通损耗、关断损耗二者的相互制约关系;二是改善开启损耗与电磁干扰噪声之间的制约关系。实现低损耗LDMOSFET的主要途径则是优化比导通电阻(specific ON-resistance,Ron,sp)与耐压（Breakdown Voltage,BV）之间的制约关系,突破现有的“硅极限”关系(Ron,sp∝BV2.5)。本文以高压低损耗IGBT和LDMOSFET为研究课题,立足于器件机理和理论模型,在器件新结构方面寻求突破点,提出了三种IGBT新结构和一种LDMOSFET新结构,并进行了相关实验研究。1.注入增强型薄膜SOI LIGBT针对薄膜SOI（Silicon-On-Insulator）LIGBT导通压降过大的问题,提出一种具有凹槽延伸栅的注入增强型LIGBT。新结构在靠近发射极一侧的漂移区形成凹槽,凹槽侧壁与底部均由延伸栅覆盖。通过控制凹槽底部的顶层硅厚度实现注入增强效应,凹槽底部顶层硅越薄,注入增强效应越显着。在导通状态下,注入增强型薄膜SOI LIGBT在发射极一侧的漂移区空穴浓度相比常规LIGBT有显着提升,电导调制效应增强,其导通压降因此改善明显。在关断过程中,由于发射极一侧的过剩载流子在耗尽层展宽前就被抽取,因此电导调制效应的增强仅仅给关断损耗带来极小的增加。注入增强型SOI LIGBT改善了导通损耗和关断损耗的制约关系,相比同耐压级别的常规薄膜SOI LIGBT,在相同关断损耗下导通压降降低了20%。2.自钳位槽栅IGBT新结构针对槽栅IGBT开启损耗与电磁干扰噪声的制约关系,提出一种采用自钳位技术的槽栅IGBT新结构。新结构在槽栅IGBT的有源区与终端区之间引入JFET（Junction Field-Effect Transistor）结构,实现电位钳制功能。器件开启前,有源区中与槽栅相邻的浮空p区在JFET结构的作用下被钳位在相对高的电位,从而形成空穴势垒。开启瞬间,空穴势垒的存在阻碍了空穴在浮空p区中的堆积,因此有效抑制了槽栅IGBT开启时的d IC/dt,同时减小了开启瞬间的过冲电流,避免了严重的电磁干扰噪声。自钳位槽栅IGBT改善了开启损耗和电磁干扰噪声的制约关系,相比常规槽栅IGBT,在相同开启损耗下,电流过冲降低23%,d IC/dt的峰值降低14%。3.具有低关断损耗的RC IGBT新结构针对RC IGBT（Reverse Conducting IGBT）正向导通时的Snapback现象,提出两个消除Snapback现象且降低关断损耗的新结构:具有复合电场截止层的RC IGBT和具有断续电场截止层的RC IGBT新结构。前者采用交替掺杂的p型掺杂区和n+掺杂区作为电场截止层,后者采用间断分布的n+掺杂区作为电场截止层,二者都通过增加RC IGBT在单极模式下的集电区分布电阻抑制了Snapback效应。与常规RC IGBT相比,具有复合电场截止层的RC IGBT新结构的关断损耗同比降低20%;具有断续电场截止层的RC IGBT新结构的关断损耗同比降低30%。4.积累型低阻LDMOSFET的实验研制针对LDMOSFET的Ron,sp与BV的“硅极限”关系,提出并研制了一种具有阶梯掺杂栅场板的积累型LDMOSFET新结构。导通状态下,栅场板的积累效应实现了低阻特性;阻断状态下,栅场板中阶梯掺杂的p型区域通过电荷补偿作用引入了新的横向电场尖峰,提高了器件耐压。实验研制的样管BV高达680V,Ron,sp仅70mΩ·cm2,与耐压相同的无积累效应LDMOSFET相比,Ron,sp降低一半。
武世英[3]（2021）在《含介质深槽的横向功率MOSFET的研究》文中提出横向功率MOSFET因其具有开关速度快和便于集成等优点,在功率集成电路领域占据重要地位。功率器件中存在一个重要的折中关系,即比导通电阻与击穿电压之间的折中关系。对于横向功率MOSFET而言,高的击穿电压往往需要通过设置长的漂移区来实现,而长的漂移区又会导致器件的比导通电阻的增大,从而增加功率MOSFET本身的功耗。因此提出不同的器件结构及理论来改善器件击穿电压与比导通电阻之间的折中关系一直以来都是功率MOSFET领域的研究热点之一。半导体制造工艺的进步,也带来了横向功率器件结构形态的变化。例如,准垂直MOSFET,通过引入埋层将底部电极引至表面,兼具横向器件的利于集成和纵向器件的耐压方式。与之相似,含介质深槽的横向功率器件,可以将漂移区围绕介质深槽折叠,而深槽中介质通常具有更高的临界击穿电场。因此该类器件的横向尺寸可大幅减小从而降低器件比导通电阻,减小器件占用芯片的面积。本文即以含介质深槽的横向功率MOSFET（DT-MOSFET）为研究课题,研究并分析了该类器件中存在的寄生电容效应带来的器件漂移区中的电场集中现象,并结合现有工艺及技术提出了一些新型的器件结构,有效消除了该现象。本文创新性内容安排如下。1.提出并研究了一种具有阻性场板的n沟道DT-MOSFET。通过加入沿介质深槽边沿的阻性场板屏蔽了由介质深槽引入的深槽电容,使采用准超结设计的漂移区实现良好的电荷平衡。具体使用MEDICI仿真软件对该器件的耐压、导通、开关等特性进行了仿真。同时对器件的工艺实现进行了理论论证,并对器件关键工艺步骤中的工艺误差进行了分析和仿真。目前该成果已在器件领域重要期刊IEEE Journal of the Electron Devices Society（SCI,三区）上发表。2.提出并研究了一种具有双纵向线性变掺杂区的p沟道DT-MOSFET。通过在介质深槽两侧的漂移区内加入纵向线性变掺杂区对深槽电容所需充电电荷进行补充,消除了寄生深槽电容在漂移区内引入的电场集中现象,使采用准超结设计的漂移区达到了良好的电荷平衡。另外,引入到漂移区中的p型变掺杂区可以提升该侧漂移区中掺杂浓度,而引入的n型变掺杂区也可通过电荷补偿效应提升对应侧的漂移区掺杂浓度,从而使漂移区掺杂浓度获得进一步提升。仿真得到器件击穿电压为440 V,比导通电阻为10.5 mΩ·cm2。目前该成果已在器件领域顶级期刊IEEE Transactions on Electron Devices（SCI,二区）上发表。3.提出并研究了一种含组合介质深槽的p沟道横向MOSFET,基于深槽电容理论,通过采用组合介质深槽调变深槽电容使其电容值与深槽两侧漂移区电势分布相匹配,使上述第3点所述的纵向变掺杂区变为均匀掺杂区即可对深槽电容所需充电电荷进行良好补充,从而消除漂移区中的电场集中现象。同时由于组合介质深槽中采用了部分high-k介质填充,通过转移电通量机理增强了深槽电容充电电荷补偿区的掺杂浓度,使漂移区电阻进一步降低。目前该成果已被国内中文核心期刊《微电子学》收录。
胡兆曦[4]（2021）在《新型纵向CMOS器件结构与特性研究》文中进行了进一步梳理集成电路飞速发展,硅基CMOS技术关键尺寸已经越来越小,被行业奉为金科玉律的“摩尔定律”面临失效的境况。身处“后摩尔时代”,芯片的发展跟随着应用的发展而前进,更新迭代越来越缓慢。现已无法再单纯依靠缩小尺寸以提高集成度。在暂时无法以其他材料完全替代硅的情况下,只能寻找其他方式实现芯片性能的进一步提高。高难度工艺和高成本是某些高性能芯片难以批量生产的重要原因。本文针对以上问题提出了一种性能优、可行性高且工艺简单的纵向结构集成电路基本单元。具体内容如下:文章首先对一些常规的CMOS技术做了介绍,其中包括传统的平面金属氧化物半导体场效应晶体管、三维立体的鳍型场效应晶体管和全包围栅极场效应晶体管的结构和某些特殊的工艺过程。然后介绍了一些具有纵向结构的晶体管,并分析了它们的优缺点。由此引出本文的核心结构——一种新型的纵向结构CMOS基本单元,该晶体管结构以常规的晶体硅作为基底,源极可以采用多种材料,如晶体硅、晶体锗和锗硅材料等。其结构特征还有:（1）源极在中央,四周环绕栅极,多面沟道导电;（2）N型器件纵向结构从上至下为:N+层源极—P层沟道—N-缓冲区—N+漏极,或者是N+层源极—N-缓冲区—P层沟道—N-缓冲区—N+漏极两种结构,而P型器件则为杂质类型刚好相反的结构;（3）既可以单个器件导电,也可以多个器件共用栅极或者共用源极导电。紧接着文章从微米级工艺的器件结构出发,给出了详尽的工艺流程设计,该设计主要从工艺的可行性和制造成本上面考虑。除了简单工艺的设计,还提出了改进的源区自对准工艺,以减小单个MOS基本单元的平面面积,进而提高集成度。然后利用Sentaurus仿真工具对器件结构进行了二维和三维的建模,并且做了包括直流特性和频率特性等一系列电学性能仿真。当沟道长度为7nm时,该器件的阈值电压约0.43V,电流开关比在105～106范围内,亚阈值摆幅为73.63 m V/dec,截止频率约5.5THz。这些电学仿真特性远好于已知的同尺寸高性能场效应晶体管。在文章结尾处,给出了以本文工艺流片为基础的版图设计,利用L-edit工具设计了六次光刻工艺的掩模版图形,版图由六种不同的晶体管平面图案构成。最后对所提出的新型纵向CMOS基本单元的应用前景做了分析。由于其优良的电学特性,该结构十分适合应用于理想开关、动态随机存取存储器和射频芯片中。
曾祥和[5]（2021）在《一种新型硅集成理想开关结构研究》文中研究指明集成电路指:通过一定的工艺步骤,在一小块载体上制作出组成电路的各种电子元器件,并根据电路设计,使用金属将元器件互联,然后封装,使其成为能够实现一定功能的微型电子器件。专用集成电路指,根据用户特定需求而设计和制造的集成电路,其中,FPGA是一种典型的专用集成电路,近年来,FPGA芯片在ASIC市场上占的比重越来越大,且还在稳步发展。虽然国内的FPGA行业也在蓬勃发展,但是无论在技术上还是市场占比上,都与国外有着非常巨大的差距,我国需要在FPGA领域有属于自己的技术,这对于集成电路技术研究和推动国家经济发展有着重要意义。本文在了解了FPGA的发展现状和工作原理的基础上,研究了大规模FPGA的低功耗技术,结合MOSFET器件向着三维多栅结构的发展方向,提出了一种用于门控电源技术的理想开关结构,先从理论上分析了其设计原理及其优势,再使用TCAD对其进行了仿真。Sentarus软件提供了大量的物理模型和数学方法,能够进行二维和三维的器件仿真,本文使用该TCAD工具,对提出的结构进行三维建模、仿真,从而探究器件的工作情况。通过控制变量法进行仿真,探究器件各结构参数的不同对器件性能的影响,从而找到优化方法对结构进行优化,以得到能够片上集成的、适用于门控电源技术的理想开关结构,其特点为,具有小的比导通电阻,具有高于IC工作电压的击穿电压以及大的开关比。仿真结果得出,优化后的晶体管可以正常工作,即可以在1.2V供电电源的电路模块中用作休眠晶体管,理论上,提供1mΩ导通电阻需要的晶体管面积为6246μm2,晶体管开关的击穿电压为3.74V,开关比达到106。
舒磊[6]（2020）在《高压SOI LDMOS功率器件的辐射效应研究》文中提出SOI LDMOS功率器件的栅极、源极和漏极在同一表面,易于集成,同时具有较快的开关速度和较小的寄生效应等优点,作为电源开关,是高压电源集成电路的核心器件,在空间电源集成电路中有广阔的应用前景。本文基于典型SOI高压LDMOS功率器件,结合理论分析和TCAD物理仿真,研究了总剂量辐射、单粒子辐射对其静态和瞬态电特性的影响,揭示了总剂量辐射累积剂量致栅控电流特性和阻断特性变化规律,以及单粒子辐射致器件瞬态电流变化规律,并进行辐射试验验证。同时,从工艺和版图两方面,提出抗总剂量（TID）辐射加固方法,提升抗TID辐射能力。研究SOI LDMOS功率器件仿真和试验方法,构建仿真方法和测试系统。介绍了TID辐射和单粒子辐射试验样品的结构和电特性参数,并结合器件样品的TID辐射效应和单粒子效应,研究了器件样品TID辐射和单粒子辐射TCAD仿真和试验方法。基于Sentaurus TCAD仿真软件,构建了器件TCAD仿真方法;结合空间辐射环境参数,搭建了总剂量辐射试验测试系统和单粒子烧毁测试系统。针对总剂量辐射对SOI LDMOS功率器件栅控电流的影响,围绕器件转移和输出特性展开研究。基于搭建的SOI LDMOS功率器件转移特性和输出特性辐射测试系统,开展辐射试验研究,获得总剂量辐射对转移特性和输出特性的影响规律,并揭示其退化机理。提出了阈值电压工艺加固技术（RHBP）,通过总剂量辐射试验验证,在总剂量辐射剂量累积到100krad（Si）时,与未加固的器件相比,阈值电压退化从26.3%减少到3%;采用版图设计加固技术,设计终端结构,切断电流从源端到漏端经过场区的流动路径,结合EMMI试验和总剂量辐射试验验证,终端结构设计可使总剂量辐射导致的泄漏电流减小四个数量级;揭示了TID辐射对SOI LDMOS功率器件自热效应影响的规律,总剂量辐射试验表明TID辐射可改善器件的自热效应。针对TID辐射对SOI LDMOS功率器件阻断特性的影响,开展击穿电压退化机理和加固技术研究。基于构建的仿真方法,通过引入氧化陷阱电荷模拟总剂量电离辐射损伤,预测总剂量辐射致阻断特性变化规律;基于搭建的SOI LDMOS功率器件击穿特性的辐射测试系统,获得TID辐射对击穿特性的影响规律,揭示其退化机理,即电离辐射在漂移区厚的埋氧层与场氧层产生大量正的氧化陷阱电荷,同时在体内引起同等密度的负电荷,从而调制了体内势场分布,导致了击穿电压退化。研究了试验偏置、漂移区长度、掺杂分布等条件对总剂量辐射致击穿电压变化规律的影响,获得了关态偏置条件下的击穿电压比开态偏置条件下的击穿电压多退化500%,较短漂移区长度器件击穿电压比较长漂移区器件击穿电压多退化40.2%,以及漂移区线性掺杂击穿电压比均匀掺杂多退化16.7%。通过理论、仿真和试验验证总剂量致击穿电压退化规律,提出了漂移区表面电场变化是导致击穿电压变化的主要原因;利用击穿电压变化与漂移区表面电场之间的关系,可通过优化漂移区表面电场,可使击穿电压随剂量累积发生非单调变化,从而实现器件高的抗总剂量能力。开展了针对SOI LDMOS功率器件击穿电压的抗总剂量辐射,工艺加固技术研究,通过减薄场氧化物厚度,降低场氧层中辐射,致氧化陷阱电荷密度,削弱其对体内势场分布的调制作用,实现抗辐射总剂量能力提升。总剂量试验结果表明,关态偏置条件下,薄场氧层结构在TID累积到100krad（Si）时,与未加固结构相比,击穿电压退化由32%减少到10.6%,器件击穿电压取得了很好的加固效果。针对单粒子辐射对SOI LDMOS功率器件瞬态效应的影响,开展单粒子烧毁效应和物理机制研究。通过脉冲激光试验确定SOI LDMOS功率器件发生单粒子烧毁的敏感位置,即靠近漂移区一侧的P阱区域;揭示了单粒子烧毁与偏置条件、激光能量以及脉冲激光注入位置之间的关系。提出了单粒子烧毁失效与电场之间的关系,通过解析获得体内势场分布,对单粒子烧毁敏感点进行物理解释:该区域覆盖电场峰值区,因而产生较多的电子空穴对,使得器件内部结构的寄生双极性晶体管更易开启,从而导致器件更易发生单子烧毁;定量分析了单粒子烧毁与偏置条件和激光能量之间的关系,揭示瞬时电流峰值及恢复时间变化机理,为SOI LDMOS抗单粒子烧毁加固设计提供了指导。
张丙可[7]（2021）在《改善横向IGBT电学性能的研究》文中提出电力电子技术作为电能转换和传输的关键技术,推动着电动汽车、高铁等绿色产业和产品的快速发展。而绝缘栅双极型晶体管（insulated gate bipolar transistor,IGBT）凭借着高输入阻抗和低导通压降的特点,成为了电力电子技术中不可缺少的核心功率器件。随着全球对节能、减排、低碳环保的不断追求,IGBT已成为功率器件中最重要的核心器件之一。为实现电力电子系统智能化、集成化和小型化,研究人员提出了将功率器件外围电路,即控制电路、保护电路和驱动电路,集成在单个芯片的智能功率集成电路（smart power intergrated circuit,SPIC）。SPIC不仅可以实现电力电子系统智能化、小型化和集成化的要求,还可以极大减小单片功率器件在封装过程中引入的寄生效应。半导体工艺技术的发展使得横向功率半导体器件成为SPIC中极具吸引力的选择。然而,由于横向功率器件的电流是横向分布在器件表面,占用较大面积,造成了横向功率器件相比纵向器件电流密度低、导通压降高的缺点。为实现横向功率器件更大电流密度、更低导通损耗,使智能功率模块向着低损耗、高功率密度的方向发展,本文基于陈星弼教授关于功率器件的理论研究,结合现有的器件理论与技术,为横向功率器件的优化提出了指导方向和思路,并给出了实际的器件结构设计,利用TCAD仿真软件进行了仿真研究。本文主要对横向绝缘栅双极型晶体管（lateral insulated gate bipolar transistor,LIGBT）进行了研究和设计。主要内容为:1.提出了一种为纵向和横向器件高压侧提供可调低压正电源的方案。该方案利用纵向器件和横向器件的结终端技术,结合陈星弼教授关于高压侧低压负电源的专利,利用电荷搬运的原理实现了高压侧4 V到13 V不同电压值的低压电源设计。横向功率器件研究中为改善器件性能需要在阳极侧引入低压电路,为了实现高压侧低压电路电源在智能功率模块中的集成,本设计通过采用简单的结构,提供了一种高压侧可实现不同电压值的稳定低压电源。2.提出了一种具有高的阴极侧电子注入的新型LIGBT。该结构利用晶闸管大电流的能力,使器件在导通时漂移区的电导调制效应得以加强;同时,阴极侧采用了双极型晶体管为器件提供电子电流,使得器件可以在低的阳极空穴注入效率下实现低的导通压降和关断损耗;另外,由于采用了二极管电压钳位的原理,阴极侧双极型晶体管集电极电位被钳位,确保了器件的电流饱和能力。仿真结果表明,与传统LIGBT相比,在相同的导通压降1.42 V下,提出结构的关断损耗可降低87.5%;而与具有自电导调制效应（self-adjust conductivity modulation）的SCM-LIGBT相比,本章提出的结构在导通压降为1.25 V时,关断损耗降低了34%。3.提出了一种无密勒平台的LIGBT结构。该结构通过增加为LIGBT提供开启电流的MOS管的栅氧厚度,减小了器件的密勒电容。同时利用晶闸管的正反馈作用减小了器件的厄尔利电压,使得传统LIGBT在开关过程中的密勒平台被完全消除,改善了栅极电阻对LIGBT开启时di/dt的控制能力,相比于同样采用增强型电导调制效应的SCM-LIGBT提高了49%。另外,该结构的饱和电流密度相比于采用二极管钳位的SCM-LIGBT结构减小了55%,使得器件的短路安全工作时间提高了374%。而且新结构中采用的槽栅MOS仅用于提供器件的开启电流,槽栅的工艺偏差并不会影响器件的性能。4.提出了一种阳极具有可调电阻的可逆导型IGBT（reverse-conducting-LIGBT,RC-LIGBT）。首先分析了实现RC-LIGBT的设计思路和理论方案,并进一步分析了阳极侧可变电阻的设计对RC-LIGBT电学性能的影响。随后提出一种阳极侧采用P型槽栅实现可调电阻的新型RC-IGBT。该器件在正向导通时,可变电阻在低的阳极电压下具有足够大的值,从而消除了RC-LIGBT的电压折回现象;当阳极电压足够大时,可变电阻的阻值减小,器件的LDMOS模式开启,器件的电流能力下降而获得良好的短路性能。通过TCAD仿真表明,提出的RC-LIGBT完全消除了电压折回现象,相比于分离阳极短路LIGBT（separated-shorted-anode LIGBT,SSA-LIGBT）,器件的面积大为减小,器件的短路工作时间提高了158.8%,关断损耗和关断时间分别减小了53%和53.5%。
梁世维[8]（2020）在《基于4H-SiC BJT的单片集成智能功率芯片关键技术的研究》文中提出随着电力电子应用要求的不断提高和应用领域的不断拓展,诸如航空航天、石油勘探和开采、清洁能源和国防安全建设等领域对电力电子系统提出了耐更高温度（>300℃）和具有更强可靠性与鲁棒性的要求。功率器件作为电力电子系统的关键核心元件面临着同样的发展挑战。然而,仅仅只有高性能的功率器件是远远不够的,如果驱动电路仍采用传统的硅基器件则整个电力电子系统仍难以在特种环境中工作。因此,有必要设计高性能的SiC集成电路来完成对SiC功率器件的驱动和控制。通过将功率器件与集成电路进行一体化集成,功率集成电路可以有效减小电路杂散参数,增加和增强功率器件的功能,是推动电力电子系统实现提效节能、小型轻量和更高可靠性与鲁棒性等目标的重要方法。发展至今,SiC功率集成电路已经实现了分立器件和一些模拟或逻辑电路的封装集成,但更高集成水平的单片功率集成技术仍处于初级探索阶段。为了满足未来对高温高可靠性、高频高效率和小型轻量化的SiC电力电子系统的需求,本论文开展了基于SiC BJT的单片集成智能功率芯片关键技术的初步探索,研究内容具体包括:（1）新型SiC单片集成智能功率芯片结构设计与优化;（2）SiC功率集成电路中新型隔离结构设计与验证;（3）SiC单片功率集成电路兼容性工艺设计与验证;（4）SiC器件库模型建立及其在电路辅助设计中的应用。本论文的研究具有以下创新:（1）提出了基于SiC BJT的单片集成智能功率芯片结构。在SiC BJT器件结构基础上提出了一种适合于单片集成的SiC LBJT结构和一种SiC BJT/二极管集成结构,解决了功率集成技术中的器件设计基础难题。通过TCAD仿真分析器件的基本特性和背栅效应下的开关特性并结合实验流片,验证了新型SiC LBJT作为单片集成功率芯片核心器件的可行性。考虑到功率器件通常需要反并联二极管作为续流,本论文以SiC BJT/二极管集成器件为例,提出了一种在两器件之间引入耐压保护环来减缓电场集中效应的办法,并成功研制了耐压超过1200V的SiC BJT/JBS集成芯片样品,解决了SiC集成功率器件耐压退化的问题。该研究为后续研制SiC单片集成智能功率芯片奠定了坚实的器件基础。（2）提出了一种“浅沟槽隔离+自隔离+半绝缘结构隔离”的组合型隔离方案,并重点对在SiC中采用钒离子注入形成半绝缘结构的方法进行了研究。钒离子掺杂进SiC材料后会替换SiC晶格中的Si位,并具有VSi3+、VSi4+和VSi5+三种可能的电荷状态,因此在SiC中既可作为深能级的施主,也可作为深能级的受主,进而通过补偿作用可以使SiC衬底和外延层恢复半绝缘特性。据此,本论文通过进一步的实验研究成功将SiC外延层的特征导通电阻从10.8mΩ·cm2提高到了1.92×106Ω·cm2,也即其电阻率提高了1.8×108倍,证明了通过钒离子注入在SiC外延层中选择性形成半绝缘隔离结构的可行性,为实现SiC功率集成电路器件间的隔离提供了一种新方案。该研究有望推动SiC功率集成电路的进一步发展。（3）设计了一套SiC单片功率集成电路的制备工艺。在分析SiC功率器件和功能性集成电路制备工艺之间差异性的基础上,设计了一套具有高度兼容性的单片功率集成电路的制备工艺。以SiC功率BJT和小信号的SiC LBJT为例,本论文采用兼容性工艺在同一外延片同步制备了SiC功率BJT和小信号SiC LBJT,并分别测试分析它们的器件特性,从而验证了兼容性工艺方案的可行性。该研究为后续实现基于SiC BJT的单片集成智能功率芯片奠定了坚实的工艺基础。（4）建立了可在宽温度和宽电流范围内准确预测SiC BJT特性的SPICE半物理模型。忽略由SiC/SiO2界面态引起的界面复合效应是影响SiC BJT建模精准性的重要原因,通过采用SRH复合理论分析SiC/SiO2界面特性,提出了用一个理想因子约为2的二极管来表征界面复合效应,解决了界面复合效应难以表征的难题,并据此建立了可在宽电流和宽温度范围内准确预测SiC BJT和SiC LBJT特性的新型SRGP半物理模型。将SRGP模型应用于等比例智能驱动电路、或非门、差分放大电路和推挽式驱动电路的设计,验证了新模型在辅助电路设计中的可行性。该研究可为后续设计和应用单片集成智能功率芯片提供有用的器件库模型。本论文的研究工作主要致力于推动SiC单片功率集成技术的发展,为解决耐高温高可靠性电力电子系统中的关键科技问题提供解决方案和必要的技术储备。通过研发并应用单片集成的SiC智能功率芯片有望提升电力电子系统的性能,促进航空航天、石油勘探和开采、清洁能源和国防安全建设等领域的发展。
叶然[9]（2020）在《基于三维电场调制的浅沟槽LDMOS器件研究》文中指出功率集成芯片是将功率器件、驱动电路、保护电路、接口电路等集成于同一芯片,通过智能控制实现电能的转换,广泛应用于汽车电子、工业控制、白色家电等领域。横向双扩散金属氧化物半导体场效应管（Lateral Double-diffused MOS,简称LDMOS）因具有高击穿电压,低导通电阻,高输入阻抗及易于集成等优点,成为功率集成芯片中的核心功率器件。为了降低LDMOS器件的导通损耗,提高功率集成芯片的转换效率,如何降低导通电阻就成为器件设计的关键。然而,目前LDMOS器件性能离“硅限”仍有差距,导通电阻尚有进一步优化的空间。同时,LDMOS长期工作在高电场、大电流的恶劣环境中,面临严重的可靠性问题,这限制了器件的应用范围。为了克服上述问题,结合浅沟槽（Shallow Trench Isolation,简称STI）结构简单且制造工艺兼容性高的优点,本文重点围绕STI-LDMOS器件,建立了高精度三维电场模型,提出了新器件结构,揭示了器件热载流子注入、静电放电及电学安全工作区等可靠性问题的内在机理,为高性能、高可靠性的LDMOS器件设计提供指导。主要研究成果如下:1、基于STI-LDMOS器件结构特点,采用分截面建模的方法,建立了STI-LDMOS器件二维和三维电场解析模型。与TCAD仿真结果相比,模型精度达到88.3%,为STI-LDMOS器件的设计提供理论指导。2、提出了一种阶梯形STI-LDMOS器件,将该器件靠近漏端的硅区域拓宽,降低了电流路径上的寄生电阻。同时由于拓宽的硅区域远离击穿点,器件的关态击穿电压不受影响。流片测试结果显示,阶梯形STI-LDMOS器件的关态击穿电压为33.4V,特征导通电阻为14.6mΩ?mm2,与分段式STI-LDMOS相比,其特征导通电阻下降了5.5%。3、提出了一种H形STI-LDMOS器件,在该器件的部分漂移区内引入短STI,使STI呈H形分布。由于多维的介质RESURF效应,H形STI有效提升了器件的关态击穿电压,为导通电阻的降低提供了空间。流片测试结果显示,该器件的关态击穿电压为34V,特征导通电阻为14.2mΩ?mm2,与分段式STI-LDMOS相比,其特征导通电阻降低了8.4%。4、阐述了在Ibulkmax应力条件下,阶梯形STI-LDMOS器件导通电阻退化大的原因为STI阶梯点拐角引入了额外的碰撞电离峰值,造成界面态产生区域增加;H型STI-LDMOS器件导通电阻退化小的原因为短STI的加入减少了STI拐角处的损伤区域,且不引入额外的损伤区域。5、揭示了H型STI-LDMOS器件ESD鲁棒性高的原因是其均匀的电流分布降低了焦耳热的产生;分段式STI-LDMOS器件ESD鲁棒性低的原因是其集中在低阻硅区域的电流加强了Kirk效应,使得晶格温度迅速上升;而阶梯形STI-LDMOS器件拓宽的硅区域缓解了电流密度,降低了焦耳热的产生,其ESD鲁棒性居中。
潘晨[10]（2020）在《二维层状材料场效应器件与电路应用研究》文中认为场效应晶体管作为现代集成电路的核心电子元器件,其性能的不断提升推动着近半个世纪以来的集成电路产业的高速发展。然而,随着器件尺寸微缩至其理论极限,短沟道效应使得传统硅基场效应晶体管的器件性能急剧退化。传统的依靠减小器件尺寸,提升器件性能,增加器件集成密度以提高集成电路性能的技术路线将面临失效。为了应对这一挑战,一方面研究人员致力于寻找新材料以减弱短沟道效应的影响,继续推进器件尺寸的小型化。另一方面,研究人员希望设计新原理电子器件,探索全新的信息计算方式以推进集成电路性能持续发展。二维层状材料种类丰富,其材料结构均为层内原子通过共价键结合成稳定的晶格结构,而原子层间则通过范德华力相结合。二维层状材料表面无悬挂键,具有原子级平整度。并且,部分二维层状材料可以以原子级厚度存在于大气环境中。利用二维层状材料制备场效应器件具有巨大的研究价值,一方面,由于二维层状材料原子级厚度的本征特性使得器件表现出优异的栅控性质,可以有效减小短沟道效应对器件性能的影响;另一方面,二维层状材料丰富的物理性质为设计新原理场效应器件提供了理想的探索平台。本论文主要基于二维层状材料研究了两大类场效应晶体管器件,并展示了相关的模拟电路和逻辑电路应用。在器件级研究方面,我们设计并展示了新原理场效应晶体管器件,同时对器件的工作机制进行了分析与阐明。在电路功能应用方面,我们充分挖掘并利用新原理器件的特性,设计并展示了相关的高性能电路功能。我们的工作证明了,基于二维层状材料的新原理电子器件的研究对于推进后摩尔时代集成电路性能的持续提升具有巨大的前景。本论文首先介绍基于石墨烯（graphene）/二碲化钼（Mo Te2）范德华异质结的垂直场效应晶体管展示了V型双极性场效应特性曲线,并对借助于能带图和热激发模型对器件工作机制进行了解释说明。随后,我们利用器件独特的场效应特性实现了两种基本的模拟信号调制功能,输出相位调制和倍频发生器。随后,我们将研究重点聚焦于利用双极性特性场效应晶体管器件实现可重构的电学特性。我们先后设计并展示了两种基于二硒化钨（WSe2）可重构场效应特性器件。其一为对称双栅结构WSe2场效应可调同质结器件。该器件在两个独立的栅极电压的调节下表现出四种典型的同质结特性,包括pn结,np结,nn结和pp结。其二为单栅调控可重构场效应特性WSe2场效应晶体管器件。该器件在源漏偏压Vds和栅极偏压Vgs两种外部偏压的作用下表现出p型和n型场效应特性可动态重构的典型特性。这两种结构的器件各有优势,对称双栅结构WSe2场效应可调同质结器件电学状态丰富,而单栅调控可重构场效应特性WSe2场效应晶体管器件结构简单,跟有利于实现器件小型化。最后,我们分别利用两种结构的WSe2可重构场效应特性器件进行了大量的相关电路功能展示。其中,基于对称双栅结构WSe2场效应可调同质结器件我们首先展示了基于该型器件的高性能逻辑反相器。随后基于逻辑反相器电路设计了逻辑功能丰富的逻辑单元电路。然后以逻辑单元电路为基础我们又展示了更为复杂的逻辑功能（三输入“与非门”,三输入“或非门”,三输入“与或非门”,三输入“或与非门”,2:1数据选择器,D-锁存器,1比特加法器和1比特减法器功能）。且我们展示的逻辑功能实现了输入电压信号和输出电压信号的电压区间保持一致,实现了全摆幅的信号输出,保证了逻辑运算的精确性。最后我们也基于该型器件设计了面向传统模拟信号处理的波形调制功能电路应用和面向未来神经形态计算的模拟突触功能电路应用。而基于单栅调控可重构场效应特性WSe2场效应晶体管器件的电路功能展示方面,我们结合了该型器件独有的电学特性可重构特性和传统的传输晶体管逻辑的电路设计理念,设计并实现了结构简单,逻辑表达能力强大的逻辑电路。并且,我们也提出了基于此设计思路实现更加复杂的逻辑功能的普适的电路设计规则。
二、SOI MOSFET转移特性中的深度饱和现象研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、SOI MOSFET转移特性中的深度饱和现象研究（论文提纲范文）
（1）纳米片环栅场效应晶体管（NS-GAAFET）电热特性及建模研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 纳米级器件的自热效应概述 |
| 1.3 国内外研究现状 |
| 1.3.1 国外研究现状 |
| 1.3.2 国内研究现状 |
| 1.3.3 问题与挑战 |
| 1.4 选题意义与研究内容 |
| 1.4.1 论文选题及意义 |
| 1.4.2 主要内容与结构 |
| 第二章 NS-GAAFET器件电热耦合计算实现 |
| 2.1 载流子传输方程 |
| 2.1.1 漂移-扩散模型 |
| 2.1.2 热力学模型 |
| 2.1.3 电热方程耦合计算 |
| 2.2 纳米级器件的电热参数退化模型 |
| 2.2.1 纳米尺度下载流子迁移率的退化模型 |
| 2.2.2 纳米尺度下半导体热导率的退化模型 |
| 2.3 电热耦合计算实现 |
| 2.3.1器件结构介绍 |
| 2.3.2仿真边界条件设置 |
| 2.3.3NS-GAAFET器件计算校准 |
| 2.4 本章小结 |
| 第三章 NS-GAAFET器件电热特性研究 |
| 3.1 NS-GAAFET器件基本热性能研究 |
| 3.1.1 N型器件热性能研究 |
| 3.1.2 P型器件热性能研究 |
| 3.2 NS-GAAFET器件电热特性的结构依赖性研究 |
| 3.2.1 片状沟道尺寸对电热特性的影响 |
| 3.2.2 片状沟道垂直堆叠数量对电热特性的影响 |
| 3.2.3 侧墙结构对电热特性的影响 |
| 3.3 热边界条件对NS-GAAFET器件电热特性的影响研究 |
| 3.3.1 外界温度对电热特性的影响 |
| 3.3.2 后道互连线等效热阻对自热效应的影响 |
| 3.4 本章小结 |
| 第四章 NS-GAAFET器件热耦合效应及建模研究 |
| 4.1 NS-GAAFET器件沟道温度分布研究 |
| 4.2 NS-GAAFET器件热分离方法研究 |
| 4.2.1 用于热分离的晶体管结构设计 |
| 4.2.2 热阻提取方法及沟道温度预测方法研究 |
| 4.2.3 沟道温度预测结果验证及分析 |
| 4.3 热耦合效应的结构依赖性研究 |
| 4.3.1 沟道层间距对热耦合效应的影响研究 |
| 4.3.2 衬底结构对热耦合效应的影响研究 |
| 4.3.3 片状沟道堆叠数量对热耦合效应的影响研究 |
| 4.4考虑热耦合效应的多沟道堆叠器件公式模型研究 |
| 4.4.1 通道热迭代算法研究 |
| 4.4.2 考虑热耦合效应的公式模型建立及验证 |
| 4.5本章小结 |
| 第五章 NS-GAAFET紧凑模型及电路热性能研究 |
| 5.1 基于BSIM-CMG紧凑模型的电热参数提取 |
| 5.1.1 基本电学模型参数提取 |
| 5.1.2 温度及自热效应模型参数提取 |
| 5.1.3 模型计算结果 |
| 5.2 基于BSIM-CMG紧凑模型的基本电路单元自热效应研究 |
| 5.2.1 基本逻辑单元的自热效应研究 |
| 5.2.2 六管SRAM存储单元的自热效应研究 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 博士在读期间科研成果 |
| 致谢 |
（2）绝缘栅控高压低损耗功率器件模型与新结构研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 IGBT器件发展概述 |
| 1.2.1 降低IGBT导通损耗的典型技术 |
| 1.2.2 降低IGBT开启损耗的典型技术 |
| 1.2.3 降低IGBT关断损耗的典型技术 |
| 1.3 LDMOSFET器件发展概述 |
| 1.4 本论文的主要贡献与创新 |
| 1.5 本论文的结构安排 |
| 第二章 注入增强型薄膜SOI LIGBT新结构研究 |
| 2.1 注入增强技术原理 |
| 2.2 注入增强型薄膜SOI LIGBT新结构与机理 |
| 2.2.1 LIEGT漂移区导通压降模型 |
| 2.2.2 LIEGT的关断特性 |
| 2.3 参数优化与讨论 |
| 2.4 LIEGT的工艺设计 |
| 2.5 本章小结 |
| 第三章 具有低开启损耗的自钳位槽栅IGBT新结构研究 |
| 3.1 槽栅IGBT的硬开启瞬态特性 |
| 3.2 自钳位IGBT新结构与机理 |
| 3.3 自钳位IGBT结构的参数优化与讨论 |
| 3.4 dV_(KA)/dt特性研究 |
| 3.5 本章小结 |
| 第四章 具有低关断损耗的RC IGBT新结构研究 |
| 4.1 RC IGBT的 Snapback现象 |
| 4.2 具有复合电场截止层的RC IGBT新结构 |
| 4.2.1 新结构与工作机理 |
| 4.2.2 参数优化与结构讨论 |
| 4.3 具有断续电场截止层的RC IGBT新结构 |
| 4.3.1 新结构与工作机理 |
| 4.3.2 参数优化与结构讨论 |
| 4.4 两种RC IGBT结构的比较 |
| 4.5 本章小结 |
| 第五章 积累型低阻LDMOSFET的实验研制 |
| 5.1 器件结构与机理 |
| 5.1.1 导通机理 |
| 5.1.2 耐压机理 |
| 5.2 Acc LDMOSFET的工艺制备 |
| 5.3 实验结果与讨论 |
| 5.4 Acc LDMOSFET的性能优化 |
| 5.5 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（3）含介质深槽的横向功率MOSFET的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 电力电子技术与功率半导体器件 |
| 1.2 横向功率MOSFET研究现状 |
| 1.2.1 传统横向功率MOSFET |
| 1.2.2 含介质深槽的横向功率MOSFET |
| 1.3 本文研究的意义 |
| 1.4 本论文的结构安排 |
| 第二章 横向功率MOSFET基本理论 |
| 2.1 RESURF技术 |
| 2.2 场板技术 |
| 2.3 超结技术 |
| 2.4 优化横向变掺杂理论 |
| 2.5 本章小结 |
| 第三章 一种具有阻性场板的n沟道DT-MOSFET |
| 3.1 器件结构与原理 |
| 3.2 器件仿真与结果分析 |
| 3.2.1 仿真工具介绍 |
| 3.2.2 器件参数优化 |
| 3.2.3 原理验证 |
| 3.2.4 击穿与导通特性 |
| 3.2.5 动态特性 |
| 3.3 工艺方案 |
| 3.3.1 工艺方案设计 |
| 3.3.2 关键工艺偏差分析 |
| 3.4 本章小结 |
| 第四章 一种具有双纵向线性变掺杂区的p沟道DT-MOSFET |
| 4.1 器件结构与原理 |
| 4.2 器件仿真与结果分析 |
| 4.2.1 原理验证 |
| 4.2.2 击穿与导通特性 |
| 4.2.3 动态特性 |
| 4.3 工艺方案 |
| 4.3.1 三段近似VVD工艺方案 |
| 4.3.2 理想VVD工艺方案 |
| 4.4 本章小结 |
| 第五章 一种具有组合介质深槽的p沟道DT-MOSFET |
| 5.1 器件结构与原理 |
| 5.2 器件仿真与结果分析 |
| 5.2.1 原理验证 |
| 5.2.2 击穿与导通特性 |
| 5.2.3 动态特性 |
| 5.3 工艺方案 |
| 5.4 本章小结 |
| 第六章 全文总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间的研究成果 |
（4）新型纵向CMOS器件结构与特性研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 CMOS集成电路的国内外研究历史与现状 |
| 1.2.1 MOSFET的发明和CMOS技术的提出 |
| 1.2.2 Fin FET的提出和发展 |
| 1.2.3 GAAFET的提出和CMOS技术的现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本论文的结构安排 |
| 第二章 已有技术与工艺方法介绍 |
| 2.1 传统CMOS结构与工艺制造流程 |
| 2.1.1 传统平面CMOS 结构和纵向MOS 结构 |
| 2.1.2 CMOS标准制造流程 |
| 2.1.3 CMOS技术常用工艺方法 |
| 2.2 Fin FET的特征与现有工艺 |
| 2.2.1 Fin FET的结构特征 |
| 2.2.2 多重图像成像技术 |
| 2.3 GAAFET特征与现有工艺 |
| 2.3.1 横向GAAFET的结构特征 |
| 2.3.2 纵向GAAFET的结构特征 |
| 2.3.3 GAAFET主要工艺流程和特殊工艺方法 |
| 2.4 本章小结 |
| 第三章 新型CMOS器件结构与工艺方法 |
| 3.1 新型MOS集成电路基本单元的结构 |
| 3.2 新型器件的结构特点与优势 |
| 3.2.1 半导体异质结与高电子迁移率晶体管(HEMT) |
| 3.2.2 新型MOS基本单元的结构特点及其优势 |
| 3.3 实现方法与自对准工艺 |
| 3.3.1 利用CMOS工艺的实现方法设计 |
| 3.3.2 提升集成度的自对准工艺 |
| 3.4 本章小结 |
| 第四章 器件仿真与电学特性分析 |
| 4.1 仿真环境介绍 |
| 4.2 仿真模型的建模 |
| 4.2.1 二维模型的建立 |
| 4.2.2 三维模型的建立 |
| 4.3 仿真参数的定义与计算 |
| 4.3.1 阈值电压的定义 |
| 4.3.2 压控能力参数(开关比与亚阈值摆幅)的定义 |
| 4.3.3 截止频率的定义 |
| 4.4 仿真结果与直流特性分析 |
| 4.4.1 二维模型的转移特性与输出特性 |
| 4.4.2 三维模型的转移特性与输出特性 |
| 4.4.3 阈值电压受影响因素研究 |
| 4.5 仿真结果与频率特性分析 |
| 4.6 本章小结 |
| 第五章 新型器件的版图设计与应用前景 |
| 5.1 版图设计工具介绍 |
| 5.2 微米级尺寸工艺的器件版图设计 |
| 5.2.1 纵向NMOS器件的光刻层级设置 |
| 5.2.2 单个环栅垂直沟道NMOS器件的版图 |
| 5.2.3 栅极居中的四面导电纵向NMOS器件的版图 |
| 5.2.4 多个并排纵向NMOS器件的共栅极版图设计 |
| 5.3 新型纵向MOS基本单元的应用前景 |
| 5.3.1 作为理想开关的应用 |
| 5.3.2 作为随机存取存储器件的应用 |
| 5.3.3 在射频芯片中的应用 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文工作总结 |
| 6.2 研究过程中的问题与不足 |
| 6.3 未来的展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）一种新型硅集成理想开关结构研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 国内外研究历史与现状 |
| 1.2.1 FPGA的发展 |
| 1.2.2 低功耗技术的发展 |
| 1.2.3 MOSFET器件发展 |
| 1.2.4 功率MOSFET器件发展 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本论文的结构安排 |
| 第二章 门控电源技术及MOSFET开关基础知识 |
| 2.1 FPGA结构及工作原理 |
| 2.2 门控电源技术 |
| 2.3 功率MOSFET开关器件基础知识 |
| 2.3.1 功率MOSFET结构 |
| 2.3.2 击穿电压 |
| 2.3.3 导通电阻 |
| 2.4 多栅器件 |
| 2.5 本章小结 |
| 第三章 新型硅集成理想开关结构设计及特性研究 |
| 3.1 新型硅集成理想开关结构设计 |
| 3.2 新型硅集成理想开关结构特性研究 |
| 3.2.1 击穿电压 |
| 3.2.2 导通电阻 |
| 3.2.3 电容特性 |
| 3.3 新型硅集成理想开关结构工艺实现方法 |
| 3.4 本章小结 |
| 第四章 新型硅集成理想开关结构特性仿真 |
| 4.1 TCAD仿真工具介绍 |
| 4.2 建立器件模型 |
| 4.3 器件基本电学特性仿真 |
| 4.4 影响击穿电压的因素探究 |
| 4.4.1 栅极数量对击穿电压的影响 |
| 4.4.2 槽深对击穿电压的影响 |
| 4.4.3 漂移区浓度对击穿电压的影响 |
| 4.4.4 漂移区长度对击穿电压的影响 |
| 4.5 影响比导通电阻的因素探究 |
| 4.5.1 λ的改变对比导通电阻的影响 |
| 4.5.2 沟道长度的改变对比导通电阻的影响 |
| 4.5.3 槽深对比导通电阻的影响 |
| 4.5.4 漂移区浓度对比导通电阻的影响 |
| 4.5.5 漂移区长度对比导通电阻的影响 |
| 4.6 总结与优化 |
| 4.7 本章小结 |
| 第五章 工作总结与展望 |
| 5.1 全文工作总结 |
| 5.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 在学期间取得的与学位论文相关的研究成果 |
（6）高压SOI LDMOS功率器件的辐射效应研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题背景及研究意义 |
| 1.2 空间辐射环境及基本辐射效应 |
| 1.2.1 辐射环境 |
| 1.2.2 辐射效应 |
| 1.3 功率器件概述 |
| 1.3.1 VDMOS功率器件概述 |
| 1.3.2 LDMOS功率器件概述 |
| 1.4 功率器件辐射效应研究现状 |
| 1.4.1 功率器件总剂量辐射效应研究现状 |
| 1.4.2 功率器件单粒子辐射效应研究现状 |
| 1.5 相关研究工作存在的不足 |
| 1.6 论文主要研究内容 |
| 第2章 高压SOI LDMOS功率器件辐射物理仿真与测试方法 |
| 2.1 引言 |
| 2.2 试验样品 |
| 2.3 总剂量辐射和单粒子辐射TCAD仿真方法 |
| 2.3.1 总剂量辐射TCAD仿真方法 |
| 2.3.2 单粒子辐射TCAD仿真方法 |
| 2.4 总剂量辐射试验和单粒子烧毁试验测试方法 |
| 2.4.1 总剂量试验测试方法 |
| 2.4.2 单粒子烧毁试验测试方法 |
| 2.5 本章小结 |
| 第3章 高压SOI LDMOS功率器件栅控电流特性的总剂量辐射效应 |
| 3.1 引言 |
| 3.2 功率器件栅控特性退化规律及机理 |
| 3.2.1 退化规律 |
| 3.2.2 退化机理 |
| 3.3 功率器件泄漏电流退化规律 |
| 3.3.1 器件结构 |
| 3.3.2 试验现象 |
| 3.3.3 EMMI试验 |
| 3.4 功率器件饱和特性变化规律及机理 |
| 3.4.1 试验现象 |
| 3.4.2 理论和仿真分析 |
| 3.5 功率器件工艺和版图加固技术 |
| 3.5.1 栅控电流特性加固设计 |
| 3.5.2 试验验证 |
| 3.5.3 理论和仿真分析 |
| 3.6 本章小结 |
| 第4章 高压SOI LDMOS功率器件阻断特性的总剂量辐射效应 |
| 4.1 引言 |
| 4.2 功率器件击穿电压与辐射陷阱电荷之间的关系 |
| 4.2.1 试验现象 |
| 4.2.2 理论和仿真分析 |
| 4.3 功率器件辐射偏置与击穿电压辐射退化的关系 |
| 4.4 功率器件漂移区长度与击穿电压辐射退化的关系 |
| 4.4.1 试验现象 |
| 4.4.2 理论和仿真分析 |
| 4.5 功率器件线性掺杂对击穿电压退化的影响 |
| 4.5.1 试验样品 |
| 4.5.2 试验方案 |
| 4.5.3 试验现象 |
| 4.5.4 理论和仿真分析 |
| 4.6 功率器件薄场氧加固方法 |
| 4.6.1 工艺加固设计 |
| 4.6.2 试验验证 |
| 4.7 本章小结 |
| 第5章 高压SOI LDMOS功率器件的单粒子烧毁效应研究 |
| 5.1 引言 |
| 5.2 功率器件单粒子烧毁机理 |
| 5.3 脉冲激光模拟单粒子效应 |
| 5.4 功率器件单粒子烧毁试验现象 |
| 5.5 功率器件单粒子烧毁仿真结果和分析 |
| 5.5.1 单粒子烧毁仿真结果 |
| 5.5.2 单粒子烧毁仿真分析 |
| 5.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的学术论文及其他成果 |
| 致谢 |
| 个人简历 |
（7）改善横向IGBT电学性能的研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 国内外能源发展的背景 |
| 1.1.1 功率半导体器件的发展 |
| 1.2 功率半导体器件结构优化的关键技术 |
| 1.2.1 改善器件阻断耐压的结构优化技术 |
| 1.2.2 改善器件导通压降的结构优化技术 |
| 1.2.3 改善器件瞬态特性的技术 |
| 1.3 智能功率模块与横向IGBT器件 |
| 1.4 本章小结 |
| 1.5 本文的主要研究工作 |
| 第二章 一种功率器件高压侧低压正电源的设计 |
| 2.1 一种功率器件产生高压侧低压正电源的设计 |
| 2.1.1 产生高压侧低压正电源的结构和原理 |
| 2.1.2 产生高压侧稳定低压正电源的结构和原理 |
| 2.1.3 高压侧稳定低压正电源电压值的设计 |
| 2.2 功率器件高压侧低压正电源的设计与仿真 |
| 2.2.1 OPTVLD终端侧低压负电源及IGBT元胞的设计和仿真 |
| 2.2.2 高压侧低压正电源电路的设计和仿真 |
| 2.2.3 高压侧稳定低压正电源的设计和仿真 |
| 2.2.4 实现高压侧稳定低压正电源不同电压值的的设计和仿真 |
| 2.3 本章小结 |
| 第三章 一种具有增强型电导调制效应的LIGBT设计 |
| 3.1 改善LIGBT器件导通压降与关断损耗折中关系的理论分析 |
| 3.1.1 双极型PNP晶体管导通压降的分析 |
| 3.1.2 LIGBT导通压降与关断损耗折中关系的分析 |
| 3.2 增强型电导调制效应SOI-LIGBT的设计与分析 |
| 3.3 增强型电导调制效应SOI-LIGBT的特性仿真 |
| 3.3.1 器件稳态特性分析 |
| 3.3.2 器件关断特性分析 |
| 3.3.3 工艺实现 |
| 3.4 本章小结 |
| 第四章 一种无密勒平台的LIGBT设计 |
| 4.1 改善LIGBT瞬态特性的理论分析 |
| 4.1.1 密勒电容对器件开启特性的影响 |
| 4.1.2 器件短路能力的分析 |
| 4.2 一种无密勒平台的SOI-LIGBT |
| 4.2.1 器件的结构和原理 |
| 4.2.2 器件的仿真分析 |
| 4.2.2.1 器件的耐压特性分析 |
| 4.2.2.2 器件稳态导通时的特性分析 |
| 4.2.2.3 器件开启特性分析 |
| 4.2.2.4 工艺误差对器件稳态和开启特性的影响 |
| 4.3 本章小结 |
| 第五章 一种新型可反向导通的SOI-LIGBT的研究 |
| 5.1 RC-LIGBT的原理 |
| 5.1.1 RC-LIGBT的设计原理和理论指导 |
| 5.1.2 RC-LIGBT阳极侧可变电阻的选择和设计 |
| 5.2 一种阳极侧具有自偏置电阻的RC-LIGBT |
| 5.2.1 器件的结构和原理分析 |
| 5.2.2 器件的仿真分析 |
| 5.2.2.1 器件的耐压特性 |
| 5.2.2.2 器件的正向稳态导通特性分析 |
| 5.2.2.3 器件的反向稳态导通特性分析 |
| 5.2.2.4 器件的瞬态特性分析 |
| 5.3 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读博士学位期间取得的成果 |
（8）基于4H-SiC BJT的单片集成智能功率芯片关键技术的研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 碳化硅功率器件概述 |
| 1.2.1 碳化硅材料的优势 |
| 1.2.2 碳化硅功率器件发展现状 |
| 1.2.3 SiC BJT的优势 |
| 1.3 碳化硅功率集成技术概述 |
| 1.3.1 功率集成技术简介 |
| 1.3.2 碳化硅功率集成技术的发展现状 |
| 1.4 本文主要研究工作 |
| 第2章 功率集成结构器件部件设计与优化 |
| 2.1 TCAD仿真模型及参数 |
| 2.2 SiC BJT设计与优化 |
| 2.2.1 关键静态电学参数 |
| 2.2.2 SiC功率BJT元胞参数优化 |
| 2.2.3 小信号SiC LBJT元胞参数优化 |
| 2.3 SiC JBS二极管设计与优化 |
| 2.3.1 PiN部分的优化 |
| 2.3.2 肖特基部分的优化 |
| 2.4 1.2kV终端结构设计与优化 |
| 2.5 集成逆导型器件耐压保护环设计与优化 |
| 2.5.1 碳化硅逆导型功率器件研究现状 |
| 2.5.2 集成逆导型器件耐压退化问题分析及解决措施 |
| 2.5.3 SiC BJT/二极管集成器件研制与测试 |
| 2.6 本章小结 |
| 第3章 SiC PIC中隔离结构设计与验证 |
| 3.1 功率集成中常用隔离方案简介 |
| 3.1.1 自隔离 |
| 3.1.2 PN结隔离 |
| 3.1.3 介质隔离 |
| 3.2 钒离子注入形成半绝缘结构的原理 |
| 3.3 碳化硅中钒离子注入的SRIM仿真分析 |
| 3.3.1 离子注入能量与注入深度的关系 |
| 3.3.2 离子注入对SiC晶格的损伤 |
| 3.4 碳化硅中钒离子注入的工艺设计与实现 |
| 3.4.1 钒离子注入工艺设计 |
| 3.4.2 钒离子在SiC内的分布 |
| 3.5 碳化硅中半绝缘结构隔离性能 |
| 3.6 本章小结 |
| 第4章 SiC PIC兼容性工艺设计与验证 |
| 4.1 单片集成智能功率芯片结构 |
| 4.2 单片集成智能功率芯片工艺设计 |
| 4.2.1 工艺兼容性分析 |
| 4.2.2 工艺设计与验证 |
| 4.3 单片集成芯片特性测试 |
| 4.3.1 SiC功率BJT正向导通特性 |
| 4.3.2 SiC功率BJT正向阻断特性 |
| 4.3.3 小信号SiC LBJT正向导通特性 |
| 4.3.4 小信号SiC LBJT正向阻断特性 |
| 4.3.5 器件间的隔离性能分析 |
| 4.4 本章小结 |
| 第5章 SiC BJT的SPICE建模及其应用 |
| 5.1 SiC BJT建模研究现状及存在的问题 |
| 5.1.1 SiC BJT模型研究现状 |
| 5.1.2 现有SiC BJT SPICE模型中存在的问题 |
| 5.2 SiC BJT中界面复合效应分析 |
| 5.3 SiC/SiO_2界面复合效应表征 |
| 5.4 SiC功率BJT的SRGP模型 |
| 5.4.1 SRGP模型建立 |
| 5.4.2 模型参数提取 |
| 5.4.3 SRGP模型验证 |
| 5.4.4 SRGP模型在等比例驱动设计中的应用 |
| 5.5 小信号SiC LBJT的SPICE模型及应用 |
| 5.5.1 SiC LBJT的SPICE模型 |
| 5.5.2 SiC LBJT模型及在集成电路设计中的应用 |
| 5.6 本章小结 |
| 第6章 总结与展望 |
| 6.1 本文工作总结 |
| 6.2 后续研究展望 |
| 参考文献 |
| 致谢 |
| 附录A 攻读学位期间取得的研究成果 |
（9）基于三维电场调制的浅沟槽LDMOS器件研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 LDMOS器件结构的发展 |
| 1.2 浅沟槽LDMOS器件的优势及应用 |
| 1.3 浅沟槽LDMOS器件及其可靠性研究现状 |
| 1.4 本论文的主要工作及创新点 |
| 1.5 本论文的组织结构 |
| 第二章 浅沟槽LDMOS器件模型研究 |
| 2.1 浅沟槽LDMOS器件结构及原理 |
| 2.2 浅沟槽LDMOS器件二维电场模型 |
| 2.3 浅沟槽LDMOS器件三维电场模型 |
| 2.4 基于三维电场调制的浅沟槽LDMOS器件耐压模型 |
| 2.5 本章小结 |
| 第三章 阶梯形浅沟槽LDMOS器件研究 |
| 3.1 阶梯形浅沟槽LDMOS器件结构及原理 |
| 3.2 结构参数对器件电学特性的影响 |
| 3.3 工艺参数对器件电学特性的影响 |
| 3.4 阶梯形STI-LDMOS器件的制备及电学特性 |
| 3.5 本章小结 |
| 第四章 H形浅沟槽LDMOS器件研究 |
| 4.1 H形浅沟槽LDMOS器件结构及原理 |
| 4.2 结构参数对器件电学特性的影响 |
| 4.3 工艺参数对器件电学特性的影响 |
| 4.4 H形 STI-LDMOS器件制备及电学特性 |
| 4.5 本章小结 |
| 第五章 新型浅沟槽LDMOS器件可靠性研究 |
| 5.1 新型STI-LDMOS器件HCI研究 |
| 5.2 新型STI-LDMOS器件ESD研究 |
| 5.3 新型STI-LDMOS器件E-SOA研究 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 博士期间取得成果 |
（10）二维层状材料场效应器件与电路应用研究（论文提纲范文）
| 中文摘要 |
| 英文摘要 |
| 主要符号对照表 |
| 主要缩写对照表 |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 金属-氧化物-半导体场效应晶体管简介 |
| 1.2.1 场效应晶体管器件结构及其演进 |
| 1.2.2 场效应晶体管工作机制和电学特性 |
| 1.2.3 基于场效应晶体管的逻辑功能实现 |
| 1.3 基于二维层状材料的场效应晶体管 |
| 1.3.1 二维层状材料简介 |
| 1.3.2 基于二维层状材料场效应晶体管 |
| 1.4 基于二维层状材料场效应晶体管的电路应用 |
| 1.4.1 基于二维层状材料的模拟和逻辑电路应用 |
| 1.4.2 基于二维层状材料的类脑功能应用 |
| 1.5 本文主要内容 |
| 第二章 二维层状材料器件制备,表征与电学测试平台 |
| 2.1 机械剥离法获得二维层状材料薄膜 |
| 2.2 二维层状材料异质结构制备 |
| 2.3 二维层状材料器件制备 |
| 2.4 二维层状材料器件电学测试 |
| 第三章 基于Graphene/MoTe_2垂直场效应晶体管及其模拟信号调制的研究 |
| 3.1 Graphene/MoTe_2 垂直场效应晶体管制备与表征 |
| 3.2 Graphene/MoTe_2 垂直场效应晶体管室温电学研究 |
| 3.3 Graphene/MoTe_2 垂直场效应晶体管的导电机制研究 |
| 3.4 Graphene/MoTe_2 垂直场效应晶体管的模拟信号调制研究 |
| 3.5 双栅结构Graphene/MoTe_2 垂直场效应晶体管研究 |
| 3.6 本章小结 |
| 第四章 基于WSe_2可重构场效应特性器件的研究 |
| 4.1 对称双栅结构WSe_2场效应可调同质结制备与表征 |
| 4.2 对称双栅结构WSe_2场效应可调同质结器件工作原理 |
| 4.3 对称双栅结构WSe_2场效应可调同质结器件电学特性研究 |
| 4.4 单栅调控可重构场效应特性WSe_2场效应晶体管制备与工作机制 |
| 4.5 单栅调控可重构场效应特性WSe_2场效应晶体管电学特性 |
| 4.6 本章小结 |
| 第五章 基于WSe_2可重构场效应特性器件的电路功能研究 |
| 5.1 基于对称双栅结构WSe_2场效应可调同质结逻辑电路设计 |
| 5.1.1 逻辑反相器 |
| 5.1.2 逻辑单元设计 |
| 5.1.3 可编程三输入逻辑电路 |
| 5.1.4 基于同一电路结构可重构实现四种微处理器组成单元功能 |
| 5.2 基于对称双栅结构WSe_2场效应可调同质结模拟电路设计 |
| 5.2.1 波形整形调制功能 |
| 5.2.2 模拟突触功能电路 |
| 5.3 基于单栅可重构场效应特性WSe_2场效应晶体管逻辑电路设计 |
| 5.3.1 逻辑反相器 |
| 5.3.2 传输晶体管逻辑电路 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 参考文献 |
| 攻读博士学位期间发表和待发表的学术论文 |
| 致谢 |
四、SOI MOSFET转移特性中的深度饱和现象研究（论文参考文献）
- [1]纳米片环栅场效应晶体管（NS-GAAFET）电热特性及建模研究[D]. 刘人华. 华东师范大学, 2021(12)
- [2]绝缘栅控高压低损耗功率器件模型与新结构研究[D]. 邓高强. 电子科技大学, 2021(01)
- [3]含介质深槽的横向功率MOSFET的研究[D]. 武世英. 电子科技大学, 2021(01)
- [4]新型纵向CMOS器件结构与特性研究[D]. 胡兆曦. 电子科技大学, 2021(01)
- [5]一种新型硅集成理想开关结构研究[D]. 曾祥和. 电子科技大学, 2021(01)
- [6]高压SOI LDMOS功率器件的辐射效应研究[D]. 舒磊. 哈尔滨工业大学, 2020(02)
- [7]改善横向IGBT电学性能的研究[D]. 张丙可. 电子科技大学, 2021(01)
- [8]基于4H-SiC BJT的单片集成智能功率芯片关键技术的研究[D]. 梁世维. 湖南大学, 2020
- [9]基于三维电场调制的浅沟槽LDMOS器件研究[D]. 叶然. 东南大学, 2020(01)
- [10]二维层状材料场效应器件与电路应用研究[D]. 潘晨. 南京大学, 2020(02)