一、指令集仿真器自动生成技术的研究（论文文献综述）
魏劲松[1]（2021）在《基于忆阻器的脉冲神经网络芯片研究》文中研究说明二十一世纪初期随着互联网络技术和计算机技术的高速发展,人工智能技术进入了由数据和算力推动的第三次发展浪潮。但是AI芯片的发展速度逐渐受限于冯诺依曼体系架构,AI发展将再次面临严峻的挑战。以模拟生物神经计算为主的神经形态计算技术由于具有脉冲表示信息,事件驱动和存算一体等特点,成为今天人类实现低功耗AI芯片的一个重要途径。当今神经形态系统在功能上接近早期人工神经网络,甚至在某些领域方面优于人工神经网络,例如时空信息处理,小样本数据集处理等。由于半导体技术的发展逐渐滞后于神经形态计算的需求,目前最先进的神经形态系统也远远达不到人类大脑的级别。忆阻器由于具有比传统存储器更高的集成度,更高的能效,适合于存内计算技术等优点,在当今被认为是实现神经形态系统的最佳器件之一。但是基于忆阻器的神经形态计算仍然处于研究初期,主要的研究还停留在从原理上验证单个器件实现神经计算的可能性或者通过组建小规模不可重构的忆阻器网络进行小规模实验,实现大规模多核心可重构的忆阻器神经形态芯片依然具有挑战。本文章围绕实现多核心可重构的忆阻器神经形态芯片展开研究并取得以下创新成果:（1）研究并设计基于忆阻器突触和模拟CMOS神经元的Spike Neural Net-works（SNNs）核心,并利用异步AER电路实现神经脉冲的非失真转发,最终实现了一个具有64个神经元和4K突触的SNNs系统并流片。初步验证核心具有神经计算能力,并且基于异步AER电路的通讯系统适合用于未来实现多核心SNNs芯片。（2）研究基于数字通讯协议的多核心SNNs架构,实现事件驱动的异步神经元,多核心信息交互,相位同步等功能;并最终基于FPGA实现了一个具有24个核心的SNNs加速系统。（3）研究基于忆阻器的多核心可重构SNNs芯片,并结合SNNs算法设计更加适合大规模集成的模拟神经元,并结合2TIR型突触实现低功耗神经形态计算核心;结合mesh型片上网络和基于RISC-V的处理器创建基于忆阻器的大规模可重构多核心神经形态计算核心并流片;同时为了系统地验证芯片的功能,我们为该芯片创建了与硬件一一对应的仿真器和用于配置芯片的工具链。
卫振琦[2]（2016）在《面向多通道低码率语音编解码应用的众核处理器设计及其核间通信关键问题研究》文中研究说明在军事与安全领域,由于无线信道带宽受限于环境噪声、频带复用、保密通信等一系列因素,低码率数字语音编解码器即声码器被广泛使用。随着语音码率降低达到300～600bps,声码器算法由于计算复杂度上升使得实时处理性能需求达到数百甚至上千MIPS（Million Instruction Per Second,每秒百万条指令）,而其内存开销也因为语音参数量化码本数据的增加而超过了200kB,使得在嵌入式处理器上以较低工作频率和较少片上内存实现低码率语音实时编解码变得越来越多困难。另外,在作战指挥通信和多人语音会议等实际应用场景中需要同时处理多路语音,成倍增长的性能和内存需求为处理器设计带来了更大的挑战。面向特定应用,ASIP（Application Specific Instruction Processor,专用指令处理器）通过对指令集和流水线架构进行定制和优化,可实现比GPP（General Purpose Processor,通用处理器）或通用DSP（Digital Signal Processor,数字信号处理器）更高的执行效率,同时又拥有ASIC（Application Specific Integrated Circuit,专用集成电路）所欠缺的可编程性和可配置性。而针对应用的并行执行需求,基于异构众核架构的处理器可实现较高的处理性能和功耗效率。因此,本文采用ASIP的设计方法对面向多通道低码率MELPe（Enhanced Mixed Excitation Linear Prediction,增强型混合激励线性预测）声码器应用的异构众核处理器进行研究和实现。本文首先通过定位声码器应用性能瓶颈制定了异构多核协同执行策略,并对异构众核处理器的性能加速比和功耗效率进行建模和研究。本文设计了一款面向多通道低码率声码器应用的异构众核ASIP,在NoC（Network on Chip,片上网络）中集成了大小异构处理核和共享内存核。针对应用性能瓶颈,本文为处理核设计了一种专用ISE（Instruction Set Extension,指令集扩展）,可在单条指令内完成定点数计算与后处理,并且采用了一种“流水级跳跃”技术提升扩展指令执行效率。另外,本文还提出一种嵌套循环加速技术,采用循环体自动计数和跳转有效减少了处理核执行循环运算的时间。然后,本文对面向NoC众核处理器的核间通信问题进行研究。最后,本文基于SMIC 40nm工艺完成了异构众核ASIP的芯片实现,并对应用进行移植和优化,在较低工作频率下实现了低码率声码器应用在异构众核ASIP上的实时处理。本文对NoC众核处理器的多核同步控制和核间数据传输这两个核间通信关键问题进行了研究,并取得了如下技术创新。在多核同步控制方面,针对采用集中式锁同步方案带来的核间通信阻塞问题,本文提出了一种分布式排队锁同步技术。通过对取锁队列中不同处理核的同步控制单元进行分布式轮询访问,实现了排队锁的获取与释放。同步控制单元内采用FIFO存储同步请求,通过本地轮询减少了核间通信量。本文提出的锁同步技术在处理核增加时依然具有较低的同步延迟。本文针对以往栅栏同步方案不支持多栅栏并发执行以及扩展性不高的问题,提出了一种基于PS（Packet Switching,包交换）和CS（Circuit Switching,电路交换）混合交换NoC的栅栏同步技术。当栅栏同步请求在PS子网络中传输时,可同时在CS子网络中建立专用通路减少传输延迟。通过在CS crossbar（交叉开关）中动态合并同步请求可有效减少核间通信量。该技术对比以往方案具有更低的同步延迟,并且支持并发栅栏的高效执行。在核间数据传输方面,针对CS NoC专用通路建立时间过长导致通信效率下降的问题,本文提出了一种基于PS-CS混合交换NoC的低延迟核间DMA（Direct Memory Access,直接内存访问）传输技术。当在PS子网络中传输数据时,通过配置crossbar的双向传输端口可在CS子网络中建立部分专用通路。根据后续传输请求可动态延长通路,从而进一步减少数据传输延迟。当多个DMA传输并发执行时,采用该技术可显着提升核间数据传输效率。综上所述,本文设计了一款面向多通道低码率声码器应用的异构众核ASIP,并对面向NoC众核处理器的核间通信关键问题进行了研究。本文为面向特定应用的高功耗效率ASIP实现提供了理论依据和设计参考。
张宏伟[3]（2016）在《面向DSP的RISC指令集仿真系统的设计与实现》文中研究表明DSP（Digital Signal Processor）数字信号处理芯片,同时也可以代表现在被广泛提及的数字信号处理技术（Digital signal Processing）,前者是实际的产品,后者是理论上的技术。过去的几十年里,数字信号处理技术已经被广泛的应用在通讯、多媒体以及信息家电等各个领域。DSP芯片的迅速发展使得数字信号处理的范围变得越来越广,同时能够完成的任务也越来越多,以往由于种种现实的限制使得数字信号处理理论仅仅停留在理论阶段,而现在已经可以变成实实在在的DSP芯片。可以毫不夸张的说,DSP芯片的诞生和发展对近年来很多领域的发展都起到了十分重要的作用。本文基于解释型指令集仿真器设计思想和MD32处理器,利用解释型指令集仿真器设计思想设计并实现了面向DSP的RISC指令集仿真系统。该系统的主要功能是对MD32常用的指令集进行仿真,并返回仿真结果。该系统主要分成两部分,其一,用户交互界面部分,此部分的主要作用包括两个,一个是针对设计的指令集仿真系统的测试,通过界面的选择按钮测试人员可以选择需要进行测试的指令,选择好待测指令后系统会自动生成测试指令并且根据待测指令随机生成该指令所需要携带的操作数。如果不进行测试,则用户只需要选择“使用模式”即可,此时界面就会调用指令集仿真器自动加载生成或者手动编写的测试程序。当指令集仿真器将待测程序加载程序存储区后,指令集仿真器的顶层模块会根据标记位的标记值调用相对应的模块,首先会调用指令集仿真模块,此时指令集仿真模块会从程序存储区读取一条待测指令,并将其进行译码,根据译码所得的结果送入相应的指令处理单元进行处理,处理完成之后该模块会重新执行此步骤,直到程序存储区中所有的待测程序均已仿真完毕,如果在仿真过程中出现错误,则会停止仿真并将相应的错误标记置位,并把程序控制权交回到顶层模块,顶层模块会根据仿真完成标志会调用显示输出接口,此接口会一次读取程序中所有的寄存器、累加器、内存以及全局标志状态位的值并将其按照固定的形式写入输出文件,此时仿真器执行结束。当指令集仿真器执行结束后用户界面会读取输出显示文件并将结果显示在在界面上。本文在传统解释型指令集仿真器的基础上增加了用户交互界面,实现测试指令自动生成以及仿真结果的界面显示功能,使得用户可以更加一目了然的对指令的仿真结果有个清晰的了解。
白鑫淼[4]（2016）在《DSP指令集仿真器的优化方案研究》文中进行了进一步梳理指令集仿真器是用于模拟目标处理器体系结构的软件工具,通常采用高级编程语言实现。在嵌入式系统研发过程中,指令集仿真器发挥了重要作用,如在处理器体系结构设计的过程中,指令集仿真器可以作为硬件架构的评估工具,方便处理器前期硬件架构的筛选；在处理器功能验证的过程中,指令集仿真器可以作为处理器硬件设计的功能正确性的验证工具,从而判断设计的硬件架构在功能上是否是正确的；在处理器系统软件开发的过程中,指令集仿真器可以作为实际处理器硬件系统研发出来之前的系统软件调试工具,从而使软硬件设计可以同步进行。然而,纵使指令集仿真器有着诸多的优势,它的仿真速度却始终制约着它的应用前景。为了改善指令集仿真器在仿真速度上的缺陷,本文借鉴项目组现有的解释型多核DSP指令集仿真器Diamondia的仿真策略,通过引入指令块重载、指令预解码、多线程、动态模式调度、动态库自动生成等技术,设计并实现了一款仿真加速型多核DSP指令集仿真器（Optimized Instruction Set Simulator, OISS）。对于Diamondia耗时最多的译码阶段,采用指令预解码将目标机程序的指令段进行一次性译码,从而避免了原先存在的指令重复译码现象；对于执行阶段的加速则采用动态模式调度的方式实现。动态模式调度是对于传统解释型仿真模式和动态库调用模式的切换。传统解释型仿真模式需要进行繁杂的译码、执行,效率较为低下；动态库调用模式则可以跳过译码、执行的过程,利用子线程中生成的动态库实现以函数块为整体的仿真过程,从而提高了指令集仿真器的运行效率。所设计的仿真加速型多核DSP指令集仿真器在Intel Xeon E5520、主频2.27GHz、内存8 GB的Linux服务器上运行。通过实际应用程序在该指令集仿真器和宿主机硬件环境下的运行结果对比,验证了设计方案的正确性；通过实际应用程序在该指令集仿真器和原先的解释型多核DSP指令集仿真器Diamondia上的运行结果对比,验证了该设计方案在仿真速度上的提升。根据实际测试结果,改进后仿真速度对比原先提升了60%以上。
付琳[5]（2015）在《快速指令集仿真器的关键技术研究》文中认为指令集仿真器是针对嵌入式系统的处理器硬件开发的软件模拟环境,它采用编程语言对包括处理器、算数逻辑单元、高速缓存、寄存器堆、存储系统等在内的计算机体系结构组成模块进行描述,指令集仿真器不仅承担了系统级验证中功能验证部分的正确性评判工作,还常被用作处理器体系结构评估和处理器流片前的应用软件开发调试工具。仿真速度是制约当前指令集仿真器应用范围的最主要因素。为适应嵌入式系统开发过程中对指令集仿真器的仿真速度要求,文章在现有的静态多核指令集仿真器基础上,提出了一种改进的多核指令集仿真技术。文章所做的优化工作包括:在不增加额外时间开销的前提下,将仿真器由单一工作模式增加为动态仿真和动态库函数执行两种工作模式,仿真器根据指令块的热度和动态库函数转换情况进行模式的动态切换;动态仿真模式下的指令译码阶段引入动态译码缓存,保存已译码指令的操作码和操作数等信息,避免重复译码;将仿真器由单线程工作扩展为多线程并行执行。新增的子线程由主线程在仿真伊始开辟,与仿真器主线程并行工作,对待仿真文件中的指令段内容进行剖析,将符合转换条件的指令块生成对应的C函数,并编译得到动态库函数,供主线程在动态库函数工作模式下调用,实现由指令块仿真替代原有的单条指令仿真,降低单条指令仿真时需要单独译码和执行带来的时间开销。文章提出的指令集仿真器优化技术已成功应用于针对IME-Diamond DSP（Digital Signal Processor）处理器所开发的软件仿真环境——多核优化仿真器的设计中。在搭建的软件测试平台下采用实际应用程序对仿真器进行功能正确性和仿真性能测试,实验结果表明文章提出的优化技术能够有效地得提升仿真速度,多核优化仿真器较现有仿真器的仿真速度提升约20%,平均仿真速度约为7mips（million instruction per second）,有助于嵌入式系统开发工作的开展。
孔黎,刘静[6]（2013）在《指令集仿真器自动生成技术及其优化》文中研究说明指令集仿真器（ISS）是现代DSP产品调试的有力工具,但ISS的开发会耗费很大的人力物力,同时其正确性亦无法得到很好的保证。ISS自动生成技术是解决以上问题的有效途径,论文描述了基于英飞凌公司Tricore的ISS自动生成的设计与实现,并对现有的自动生成技术做了一些优化,使自动产生的ISS具有更好的性能。
尹兆栋[7]（2012）在《BJXSIM：一种基于动态聚集通信的通用仿真系统》文中研究指明在计算机发展的历史中，仿真技术一直是一个重要的研究热点，随着现代计算机仿真技术的发展，仿真技术已广泛应用于芯片设计、系统开发、网络安全等领域。由于芯片技术的快速发展，MCU的种类也更加丰富，而单一专用的仿真器制约了仿真技术的发展，一款MCU需要一种专用的仿真器，降低了资源的利用率，虽然近来出现了一些通用的仿真器，但还是不能满足MCU类型增长的需要。目前的仿真器主要分为前端和后端，而前后端的通信方式过于简单，速度较慢而且正确率也较低，于是，如何控制仿真通信过程的消息流分配也成为一个难题。本文设计和实现了一种通用型的仿真系统BJXSIM，主要工作有以下几个方面：首先，从体系结构，指令集和设计模式这三方面介绍仿真系统的异构性，分析通用仿真的技术特点。提出了一套通用的MCU配置文件模板，用户可以根据自己的需求任意添加不同类型的MCU配置，并定义了一种通用的指令集格式，系统能自动的将具体指令集转换成仿真后端能识别的虚拟指令。文章根据仿真程序流的特点定义了一套通用的规则，仿真系统能根据用户的通用MCU设置自动的进行语义描述、语义分析和语义说明，并举例说明了基于规则的模式匹配过程。然后，根据仿真原语及其执行热度和代价，提出了一种基于仿真消息流的动态控制策略。文章根据仿真消息的格式特点，引入了消息波动链和聚集因子的概念，通过对聚集因子的分析建立一个基于动态消息流的聚集模型，有效的管理消息流的动态聚集和再分配，并在此模型的基础上研究了一种管理动态消息流的映射方法。通过对消息波动链的同步控制进行分析，提出一种基于仿真原语的树形化方式，控制仿真消息流的通信。最后，设计和实现了BJXSIM仿真系统。文章阐述了BJXSIM的体系结构和单步断点等调试功能。解释了BJXSIM通用仿真指令执行的时序，设计了BJXSIM的通用处理器模块，并实现了通用仿真的自动化生成技术。通过对BJXSIM前后端通信的流程及其初始化过程进行分析，实现了前后端通信的基本结构和功能，并对通信过程中的异常情况进行原子性处理。文章最后展示了BJXSIM的基本功能和通用仿真的操作示意图，并分析了BJXSIM仿真通信的性能和效率。
宋光照[8]（2011）在《ARMv5TE指令集仿真器的设计与实现》文中进行了进一步梳理随着信息技术的飞速发展,嵌入式系统的应用越来越广泛,从传统的通信设备到消费电子,再到工业领域,可谓是无处不在。嵌入式系统的更新换代越来越快,这就对开发工具提出了更高的要求。传统的软硬件协同开发模式中,软件设计和硬件开发相互牵制,没有硬件无法进行软件的调试和测试,没有软件的硬件系统无法实现相应的功能,软件的调试还经常被硬件干扰引起的异常所影响,这就意味着硬件的开发可能成为整个系统开发的瓶颈。在仿真平台上开发嵌入式系统是解决这个难题的一个有效方法。用仿真软件模拟嵌入式系统的真实运行情况,软件开发和系统集成都提前在仿真平台上进行,在真实的目标板制造完成前就完成系统模型验证,避免软硬件开发相互等待,对于提高开发效率和质量有重要意义。指令集仿真器是嵌入式软件仿真平台的核心部件,对仿真平台的性能有着决定性的作用。软件仿真器的研究从上个世纪60年代就开始了,根据仿真的精确程度可将指令集仿真器分为功能仿真器和机制仿真器两种,功能仿真器以获取正确的运行结果为目的,忽略了指令执行的具体流程;依据实现策略的不同,又可以分为解释型指令集仿真器和编译型指令集仿真器两类。编译型指令集仿真器的运行速度较快,但是只适用于静态程序的仿真,ARM处理器支持ARM和Thumb两种指令集,且有多种中断模式,所以只能用解释型仿真器对其进行仿真。深入地研究目标处理器是实现仿真器的基础,ARMv5TE体系结构的寄存器结构、运行模式、寻址方式、ARM指令集和Thumb指令集的二进制编码格式等都是需要研究和分析的内容。设计并实现了一个ARMv5TE指令集的解释型功能仿真器,针对ARM指令集的编码特点,采用了新的译码算法,提高了仿真效率。在仿真平台其它模块的配合下,用U-boot和arm-linux对仿真器进行了测试。仿真器针对自主知识产权芯片设计,采用模块化程序结构,具有针对性强,仿真效率较高,易于扩展等特点。
肖军[9]（2012）在《解释型指令集全系统仿真器的设计与实现》文中研究指明随着嵌入式系统应用的日益广泛，嵌入式应用系统所包含的功能也越来越多，且嵌入式应用系统的更新换代的周期越来越短。这导致了嵌入式应用系统巨大的设计与开发压力，要求进行软、硬件的协同开发，这促使指令集仿真器得以快速的发展，指令集仿真器也广泛应用在微处理器新体系结构的设计与验证领域。因此，研究如何提供一种快速的指令集全系统仿真器具有重要的理论与实际意义。针对于解释型指令集仿真技术具有很好的灵活性与精确性的优点，及其存在仿真速度较慢的不足，设计与实现了一种基于共享块级cache技术的解释型指令集仿真器IISimulator。该仿真器充分利用应用程序执行时的时间局部性原理与空间局部性原理，对解释型指令集仿真技术中译码阶段的指令译码结果，以块为单位进行缓存，当再一次执行到该指令块时，直接调用该指令块的译码结果执行仿真，从而有效地跳过解释型指令集仿真技术中耗时的译码阶段；同时使用共享内存池的方法管理指令的译码结果使用的内存，有效地减少因使用块级cache技术所带来的内存管理开销。在IISimulator仿真器的测试阶段，通过选择了一些具有代表性的目标机应用程序对仿真器的性能进行测试。通过运行这些测试实验用例，统计仿真器在无cache、指令级cache和块级cache三种情况下仿真执行速度，并进行对比分析，结果表明块级cache技术能够很好的提高解释型指令集仿真器的仿真速度；同时，也对在使用和不使用共享内存池时仿真器的仿真执行速度进行了对比，实验结果表明共享内存池能够有效地减少因cache所带来的内存管理开销；最后将IISimulator与其它一些全系统仿真器skyeye和SimpleScalar进行对比，其平均速度要快。这说明新对解释型指令集仿真器的改进大大提高了仿真器的执行效率。
徐怀亮,张德彬,刘晓升,朱巧明[10]（2010）在《一种虚指令集的设计与翻译技术的研究》文中研究说明分析当前流行的几种指令仿真器,为设计一种具有重用性的指令仿真器,研究了Java虚拟机技术,提出利用虚指令仿真技术来解决仿真器可重用性问题。首先介绍了虚指令技术,提出了构件虚指令的参考原则和方法,描述配置文件的设计模式以及匹配规则,并详细说明了指令翻译的过程,为了提高仿真速度,还讨论了几种性能优化技术。
二、指令集仿真器自动生成技术的研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、指令集仿真器自动生成技术的研究（论文提纲范文）
（1）基于忆阻器的脉冲神经网络芯片研究（论文提纲范文）
| 摘要 |
| abstract |
| 名词解释 |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 神经网络算法研究现状 |
| 1.2.1 深度学习 |
| 1.2.2 脉冲神经网络(SNNs) |
| 1.3 神经网络处理器现状 |
| 1.3.1 深度学习加速器 |
| 1.3.2 脉冲神经网络芯片与系统 |
| 1.4 选题意义和研究内容 |
| 第2章 基于新原理器件的SNN核心 |
| 2.1 SNN核心概述 |
| 2.2 模拟CMOS神经元 |
| 2.2.1 模拟CMOS神经元基本原理 |
| 2.2.2 基于忆阻器突触的模拟神经元 |
| 2.3 忆阻器突触 |
| 2.3.1 忆阻器阵列及突触 |
| 2.3.2 RRAM阵列与CMOS工艺集成 |
| 2.4 AER电路和延时无关接口 |
| 2.4.1 二选一 AER电路 |
| 2.4.2 多输入Tree-AER电路 |
| 2.4.3 延时无关接口电路 |
| 2.5 神经形态核心测试 |
| 2.5.1 功能测试 |
| 2.5.2 性能对比 |
| 2.6 TSM神经元及核心 |
| 2.6.1 TSM和神经元 |
| 2.6.2 测试结果 |
| 2.7 本章小节 |
| 第3章 基于FPGA的纯数字多核心SNN架构 |
| 3.1 概述 |
| 3.1.1 适合脉冲神经网络的片上分布式计算 |
| 3.1.2 类神经递质传播方式 |
| 3.1.3 基于异步电路的神经网络设计 |
| 3.2 多核心SNN芯片架构研究 |
| 3.2.1 多核心SNN芯片中的问题 |
| 3.2.2 基本架构 |
| 3.2.3 网络连接的架构 |
| 3.2.4 计算核心的存储结构 |
| 3.2.5 通讯方法 |
| 3.2.6 计算核心的同步机制 |
| 3.3 异步电路设计 |
| 3.3.1 基于click的异步流水线设计 |
| 3.4 结果展示 |
| 3.5 本章小结 |
| 3.5.1 技术展望 |
| 第4章 基于忆阻器的多核心SNN芯片 |
| 4.1 概述 |
| 4.2 模拟CMOS神经元 |
| 4.2.1 神经元电路工作相位 |
| 4.2.2 2T1R |
| 4.2.3 神经元输入电路 |
| 4.2.4 神经元泄漏电路 |
| 4.2.5 脉冲产生电路 |
| 4.3 数字控制单元及片上网络 |
| 4.3.1 数字控制模块 |
| 4.3.2 片上网络 |
| 4.4 基于RISC-V指令集的E200CPU及总线方案 |
| 4.4.1 SNN与蜂鸟E203的信息交互 |
| 4.5 网络映射 |
| 4.5.1 脉冲神经网络表示 |
| 4.5.2 LSM网络映射 |
| 4.5.3 全连接网络映射 |
| 4.5.4 伪卷积网络映射 |
| 4.6 多核心SNN模拟器 |
| 4.6.1 SystemC |
| 4.6.2 模拟器架构 |
| 4.7 结果展示 |
| 4.8 本章小结 |
| 第5章 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 参考文献 |
| 致谢 |
| 在读期间发表的学术论文与取得的研究成果 |
（2）面向多通道低码率语音编解码应用的众核处理器设计及其核间通信关键问题研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 主要符号对照表 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.1.1 低码率语音编解码算法及其嵌入式实现方案 |
| 1.1.2 NoC异构众核处理器架构与核间通信关键问题 |
| 1.2 研究现状分析 |
| 1.2.1 ASIP性能加速技术 |
| 1.2.2 基于NoC的众核处理器多核同步控制 |
| 1.2.3 面向NoC众核处理器的核间数据传输技术 |
| 1.3 本文主要工作与技术创新 |
| 1.3.1 本文主要工作 |
| 1.3.2 本文研究成果与技术创新 |
| 1.4 论文结构安排 |
| 第二章 低码率声码器性能分析与异构众核处理器建模 |
| 2.1 低码率声码器性能分析 |
| 2.1.1 MELP及MELPe算法关键技术 |
| 2.1.2 MELPe声码器算法复杂度分析 |
| 2.1.3 MELPe声码器应用性能需求分析 |
| 2.2 异构众核处理器建模 |
| 2.2.1 多核并行加速模型 |
| 2.2.2 异构众核处理器性能加速比与功耗效率建模 |
| 2.2.3 面向低码率声码器应用的异构众核架构探索 |
| 2.3 面向低码率声码器应用的ASIP设计要点 |
| 2.3.1 针对多核协同执行策略的异构众核ASIP |
| 2.3.2 针对定点数运算性能瓶颈的处理核ISE |
| 2.3.3 针对循环运算性能瓶颈的处理核指令集与循环加速技术 |
| 2.4 本章小结 |
| 第三章 面向多通道低码率声码器应用的异构众核ASIP设计 |
| 3.1 面向多核协同执行策略的异构众核处理器设计 |
| 3.1.1 基于NoC的异构众核架构 |
| 3.1.2 异构处理核与共享内存核 |
| 3.1.3 多核同步控制 |
| 3.1.4 核间数据传输 |
| 3.2 面向低码率声码器性能瓶颈的ASIP处理核设计 |
| 3.2.1 ASIP处理核的VLIW流水线架构 |
| 3.2.2 ASIP处理核的SIMD指令集架构 |
| 3.2.3 循环控制指令与嵌套循环加速 |
| 3.2.4 专用ISE与深流水线数据通路 |
| 3.3 本章小结 |
| 第四章 NoC众核处理器多核同步控制与核间数据传输研究 |
| 4.1 面向NoC众核处理器的分布式排队锁同步 |
| 4.1.1 自旋锁与排队锁同步机制 |
| 4.1.2 同步控制单元 |
| 4.1.3 面向NoC的分布式排队锁 |
| 4.1.4 分布式排队锁同步性能评估 |
| 4.2 基于PS-CS混合交换NoC的栅栏同步—HyBar |
| 4.2.1 栅栏同步机制模式 |
| 4.2.2 HyBar栅栏同步请求 |
| 4.2.3 采用Hy Bar实现栅栏同步 |
| 4.2.4 栅栏同步性能评估 |
| 4.3 基于PS-CS混合交换NoC的核间DMA传输—HyDMA |
| 4.3.1 核间DMA传输控制单元 |
| 4.3.2 核间DMA传输请求 |
| 4.3.3 采用HyDMA实现核间DMA传输 |
| 4.3.4 核间DMA传输性能评估 |
| 4.4 本章小结 |
| 第五章 异构众核ASIP芯片实现与低码率声码器移植优化 |
| 5.1 异构众核ASIP芯片实现与编程环境开发 |
| 5.1.1 芯片实现与测试 |
| 5.1.2 汇编工具链及众核仿真器开发 |
| 5.1.3 VLIW编译器后端开发 |
| 5.2 低码率声码器应用移植与优化 |
| 5.2.1 应用移植 |
| 5.2.2 应用优化 |
| 5.2.3 应用性能评估 |
| 5.3 本章小结 |
| 第六章 总结与展望 |
| 6.1 主要结论 |
| 6.2 研究展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表的学术论文 |
| 攻读学位期间参与的项目 |
（3）面向DSP的RISC指令集仿真系统的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 选题背景及意义 |
| 1.2 国内外现状分析 |
| 1.3 论文工作内容 |
| 1.4 论文组织结构 |
| 第二章 相关技术概述 |
| 2.1 指令集仿真理论 |
| 2.2 RISC精简指令技术 |
| 2.2.1 RISC精简指令集的发展 |
| 2.2.2 RISC指令系统的定义与特点 |
| 2.3 指令集仿真技术 |
| 2.3.1 指令集仿真器分类 |
| 2.3.2 解释型指令集仿真器的定义与特点 |
| 2.4 本章小结 |
| 第三章 面向DSP的RISC指令集仿真系统需求分析 |
| 3.1 系统总体分析 |
| 3.2 面向DSP的RISC指令集仿真系统业务陈述 |
| 3.2.1 解释性指令集仿真器存在的问题 |
| 3.2.2 面向DSP的RISC指令集仿真器业务陈述 |
| 3.3 面向DSP的RISC指令集仿真系统需求建模 |
| 3.3.1 面向DSP的RISC指令集仿真系统的功能需求 |
| 3.3.2 面向DSP的RISC指令集仿真系统的需求分析 |
| 3.4 面向DSP的RISC指令集仿真系统的过程建模 |
| 3.5 本章小结 |
| 第四章 面向DSP的RISC指令集仿真系统的设计与实现 |
| 4.1 MD32体系结构介绍 |
| 4.1.1 MD32数据类型 |
| 4.1.2 MD32寄存器 |
| 4.1.3 MD32指令格式 |
| 4.1.4 MD32指令集 |
| 4.1.5 MD32寻址方式 |
| 4.2 指令集仿真系统的交互界面的设计与实现 |
| 4.2.1 指令集仿真系统交互界面的总体设计 |
| 4.2.2 指令集仿真系统交互界面的设计与实现 |
| 4.3 面向DSP的RISC指令集仿真器的设计与实现 |
| 4.3.1 指令集仿真器总体的设计与实现 |
| 4.3.2 指令集仿真器顶层模块的设计与实现 |
| 4.3.3 指令集仿真器存储管理模块的设计与实现 |
| 4.3.4 指令集仿真器指令仿真模块的设计与实现 |
| 4.3.5 指令集仿真器输出模块的设计与实现 |
| 4.4 本章小结 |
| 第五章 面向DSP的RISC指令集仿真系统测试及分析 |
| 5.1 指令集仿真系统运行环境 |
| 5.2 面向DSP的RISC指令集仿真系统指令集仿真测试 |
| 5.3 面向DSP的RISC指令集仿真系统整体测试 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文工作总结 |
| 6.2 后续工作展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（4）DSP指令集仿真器的优化方案研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 主要研究内容与研究意义 |
| 1.4 论文组织结构 |
| 1.5 本章小结 |
| 第2章 IME-DIAMOND处理器架构 |
| 2.1 IME-DIAMOND处理器模型 |
| 2.2 IME-Diamond DSP处理器寄存器堆 |
| 2.3 IME-Diamond DSP处理器存储模块 |
| 2.4 IME-DIAMOND指令集 |
| 2.4.1 DSP指令 |
| 2.4.2 paralink指令 |
| 2.4.3 指令的并行分发机制 |
| 2.5 本章小结 |
| 第3章 指令集仿真器模拟仿真策略 |
| 3.1 指令集仿真器的仿真策略 |
| 3.1.1 基于解释的指令集仿真策略 |
| 3.1.2 基于编译的指令集仿真策略 |
| 3.1.3 混合指令集仿真策略 |
| 3.1.4 基于二进制转换的指令集仿真策略 |
| 3.2 四种仿真策略的对比 |
| 3.3 本章小结 |
| 第4章 指令集仿真器设计 |
| 4.1 指令集仿真器设计方案 |
| 4.1.1 指令预解码 |
| 4.1.2 动态模式调度 |
| 4.1.3 多线程 |
| 4.2 OISS复杂度分析 |
| 4.3 OISS仿真平台 |
| 4.4 OISS的架构设计 |
| 4.5 OISS关键技术及实现 |
| 4.5.1 虚拟内存构建 |
| 4.5.2 函数块加载 |
| 4.5.3 主线程工作机制 |
| 4.5.4 子线程工作机制 |
| 4.6 本章小结 |
| 第5章 OISS实验分析 |
| 5.1 正确性验证与性能对比 |
| 5.1.1 OISS正确性验证 |
| 5.1.2 OISS仿真性能对比 |
| 5.2 测试结果与分析 |
| 总结与展望 |
| 参考文献 |
| 附录A OISS部分程序示例 |
| 致谢 |
（5）快速指令集仿真器的关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.1.1 集成电路验证重要性 |
| 1.2 指令集仿真器概述 |
| 1.3 国内外研究现状 |
| 1.4 主要研究内容和课题意义 |
| 1.5 论文组织结构 |
| 1.6 本章小结 |
| 第2章 IME-DIAMOND体系结构 |
| 2.1 IME-DIAMOND处理器模型 |
| 2.2 IME-DIAMOND寄存器组织 |
| 2.3 IME-DIAMOND存储器组织 |
| 2.4 IME-DIAMOND指令集 |
| 2.5 本章小结 |
| 第3章 指令集仿真器的仿真技术 |
| 3.1 指令集仿真器的仿真策略 |
| 3.1.1 基于解释的指令集仿真策略 |
| 3.1.2 基于编译的指令集仿真策略 |
| 3.1.3 混合指令集仿真策略 |
| 3.1.4 基于二进制转换的指令集仿真策略 |
| 3.2 不同仿真策略对比 |
| 3.3 本章小结 |
| 第4章 指令集仿真器设计 |
| 4.1 仿真策略优化 |
| 4.1.1 动态译码缓存 |
| 4.1.2 C函数调用 |
| 4.1.3 多线程工作 |
| 4.2 仿真器复杂度分析 |
| 4.3 仿真平台介绍 |
| 4.3.1 优化仿真器功能划分 |
| 4.4 处理器硬件模型 |
| 4.5 主线程工作模型 |
| 4.5.1 译码模块 |
| 4.5.2 执行模块 |
| 4.5.3 调度模块 |
| 4.6 子线程工作模型 |
| 4.6.1 指令剖析阶段 |
| 4.6.2 热点选取阶段 |
| 4.6.3 函数生成阶段 |
| 4.7 本章小结 |
| 第5章 仿真器设计验证 |
| 5.1 验证方法 |
| 5.1.1 测试激励 |
| 5.1.2 功能正确性验证 |
| 5.1.3 仿真性能验证 |
| 5.2 验证结果与分析 |
| 总结与展望 |
| 参考文献 |
| 致谢 |
| 附录A (攻读学位期间所发表的学术论文目录) |
（6）指令集仿真器自动生成技术及其优化（论文提纲范文）
| 1 ISS自动生成技术概述 |
| 2 译码模块的自动生成策略 |
| 3 仿真函数库的自动生成策略 |
| 4 ISS的优化 |
| 4.1 搜索算法的优化 |
| 4.2 动态预译码策略 |
| 5 结论 |
（7）BJXSIM：一种基于动态聚集通信的通用仿真系统（论文提纲范文）
| 摘要 |
| Abstract |
| 插图索引 |
| 附表索引 |
| 第1章 绪论 |
| 1.1 引言 |
| 1.2 目的和意义 |
| 1.3 国内外研究现状 |
| 1.4 本文组织结构 |
| 第2章 通用仿真系统和仿真通信技术 |
| 2.1 仿真原理 |
| 2.2 通用仿真系统关键技术 |
| 2.2.1 虚指令仿真技术 |
| 2.2.2 代码生成技术 |
| 2.3 仿真通信技术分析 |
| 2.3.1 进程间通信 |
| 2.3.2 仿真消息通信模型的关键技术 |
| 2.3.3 仿真消息的合并 |
| 2.4 小结 |
| 第3章 通用仿真的自动化生成技术 |
| 3.1 通用仿真的技术 |
| 3.2 通用的 MCU 仿真配置模板设计 |
| 3.2.1 通用配置文件模版 |
| 3.2.2 通用指令集格式的定义 |
| 3.3 基于规则的自动化生成技术 |
| 3.3.1 仿真程序流的分析 |
| 3.3.2 基于规则的模式匹配 |
| 3.3.3 自动化仿真机制 |
| 3.4 小结 |
| 第4章 仿真消息流的动态控制策略 |
| 4.1 仿真原语的状态分析 |
| 4.2 基于动态消息流的分配策略 |
| 4.2.1 动态消息流的聚集因子 |
| 4.2.2 动态消息流的聚集模型 |
| 4.2.3 动态消息流的映射算法 |
| 4.3 消息流树形化的关键问题 |
| 4.3.1 消息波动链的同步控制 |
| 4.3.2 仿真原语的树形化算法 |
| 4.4 小结 |
| 第5章 BJX_SIM 仿真系统的设计和实现 |
| 5.1 BJX_SIM 的体系结构 |
| 5.2 BJX_SIM 仿真通用性设计 |
| 5.2.1 通用处理器模块的设计 |
| 5.2.2 指令仿真执行的设计 |
| 5.2.3 自动化仿真的实现 |
| 5.3 前后端消息流通信模块的设计 |
| 5.3.1 动态消息流通信流程的分析 |
| 5.3.2 仿真通信的初始化 |
| 5.3.3 通信异常处理的原子性分析 |
| 5.4 小结 |
| 第6章 实验及功能测试 |
| 6.1 实验平台 |
| 6.2 BJX_SIM 仿真系统功能测试 |
| 6.2.1 BJX_SIM 主要功能展示 |
| 6.2.2 BJX_SIM 仿真通用性功能测试 |
| 6.2.3 通信模块性能测试 |
| 6.3 小结 |
| 结论 |
| 参考文献 |
| 致谢 |
| 附录 A 攻读学位期间所发表的学术论文 |
| 附录 B 攻读学位期间参加的科研项目 |
（8）ARMv5TE指令集仿真器的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.2 国内外研究现状 |
| 1.3 课题来源 |
| 1.4 章节安排 |
| 第二章 指令集仿真器的相关技术 |
| 2.1 软件仿真技术 |
| 2.1.1 基于事件驱动的仿真技术 |
| 2.1.2 基于电路行为的仿真技术 |
| 2.2 嵌入式系统仿真 |
| 2.2.1 传统的嵌入式系统开发方式 |
| 2.2.2 嵌入式系统仿真的目的和意义 |
| 2.3 指令集仿真技术 |
| 2.3.1 指令集仿真器的分类 |
| 2.3.2 解释型指令集仿真器 |
| 2.3.3 编译型指令集仿真器 |
| 2.3.4 两种仿真策略的对比 |
| 2.3.5 解释执行的优点 |
| 2.4 本章小结 |
| 第三章 ARMv5TE 体系结构 |
| 3.1 ARM 处理器简介 |
| 3.2 ARMv5TE 体系结构 |
| 3.3 ARM 处理器模式 |
| 3.4 ARM 寄存器结构 |
| 3.4.1 通用寄存器 |
| 3.4.2 程序状态寄存器 |
| 3.5 ARM 指令集 |
| 3.5.1 数据处理指令 |
| 3.5.2 Load/Store 指令 |
| 3.5.3 程序状态寄存器处理指令 |
| 3.5.4 跳转指令 |
| 3.5.5 协处理器指令 |
| 3.5.6 异常产生指令 |
| 3.6 Thumb 指令集 |
| 3.7 ARM 寻址方式 |
| 3.8 本章小结 |
| 第四章 指令集仿真器的设计与实现 |
| 4.1 仿真平台架构 |
| 4.2 指令集仿真器整体设计 |
| 4.3 关键数据结构 |
| 4.4 指令流水线的仿真 |
| 4.5 仿真指令的运行 |
| 4.6 Thumb 指令的仿真 |
| 4.7 异常中断的仿真 |
| 4.7.1 仿真器对异常的响应 |
| 4.7.2 对各类异常的具体处理 |
| 4.8 外设的仿真 |
| 4.9 本章小结 |
| 第五章 指令集仿真器的测试 |
| 5.1 建立交叉开发环境 |
| 5.2 编译U-boot |
| 5.3 移植Linux 内核 |
| 5.4 仿真软件运行结果 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 本论文研究总结 |
| 6.2 不足与展望 |
| 致谢 |
| 参考文献 |
| 作者攻硕期间取得的成果 |
（9）解释型指令集全系统仿真器的设计与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题背景及来源 |
| 1.2 国内外研究现状 |
| 1.3 本文研究内容与组织结构 |
| 2 指令集仿真器仿真技术 |
| 2.1 指令集仿真理论 |
| 2.2 指令集仿真器分类 |
| 2.3 本章小结 |
| 3 共享块级 cache 解释型指令集仿真器设计 |
| 3.1 仿真器概述 |
| 3.2 目标机指令集指令分类 |
| 3.3 指令模型的抽象接口 |
| 3.4 块级 cache 表 |
| 3.5 共享译码结果内存池 |
| 3.6 仿真器的工作流程 |
| 3.7 本章小结 |
| 4 仿真器测试实验平台及性能分析 |
| 4.1 IISimulator 的总体结构 |
| 4.2 处理器内核状态模型 |
| 4.3 MMU 模型 |
| 4.4 Exception 模型 |
| 4.5 外设模型 |
| 4.6 时钟模型 |
| 4.7 测试及性能分析 |
| 4.8 本章小结 |
| 5 总结与展望 |
| 5.1 本文主要工作 |
| 5.2 进一步研究方向 |
| 致谢 |
| 参考文献 |
| 附录 攻读学位期间发表论文目录 |
（10）一种虚指令集的设计与翻译技术的研究（论文提纲范文）
| 0 引 言 |
| 1 虚指令技术 |
| 2 虚指令的设计 |
| 3 指令翻译技术 |
| 3.1 目标指令分析 |
| 3.2 配置文件的生成 |
| 3.3 规则匹配 |
| 3.4 指令语义描述的生成 |
| 3.5 虚指令的生成 |
| 4 指令仿真中的优化技术 |
| 4.1 译码过程的优化 |
| 4.2 指令调度的优化 |
| 4.3 优化后的结果 |
| 5 结束语 |
四、指令集仿真器自动生成技术的研究（论文参考文献）
- [1]基于忆阻器的脉冲神经网络芯片研究[D]. 魏劲松. 中国科学技术大学, 2021(09)
- [2]面向多通道低码率语音编解码应用的众核处理器设计及其核间通信关键问题研究[D]. 卫振琦. 上海交通大学, 2016(01)
- [3]面向DSP的RISC指令集仿真系统的设计与实现[D]. 张宏伟. 西安电子科技大学, 2016(06)
- [4]DSP指令集仿真器的优化方案研究[D]. 白鑫淼. 湖南大学, 2016(03)
- [5]快速指令集仿真器的关键技术研究[D]. 付琳. 湖南大学, 2015(03)
- [6]指令集仿真器自动生成技术及其优化[J]. 孔黎,刘静. 电子设计工程, 2013(02)
- [7]BJXSIM：一种基于动态聚集通信的通用仿真系统[D]. 尹兆栋. 湖南大学, 2012(06)
- [8]ARMv5TE指令集仿真器的设计与实现[D]. 宋光照. 电子科技大学, 2011(12)
- [9]解释型指令集全系统仿真器的设计与实现[D]. 肖军. 华中科技大学, 2012(07)
- [10]一种虚指令集的设计与翻译技术的研究[J]. 徐怀亮,张德彬,刘晓升,朱巧明. 计算机应用与软件, 2010(12)